Ekstra enhed efter syntese

[sheikh]

Hej Dears Jeg skrev en VHDL kode og derefter syntese det. Resultatet af syntese indeholder en enhed, at det ikke er i min data sti. (I vedlagte figen, mellem ADD / SUB og et register, der er tilsluttet det). det er en FD (en 32 bit D_ff), Kan du fortælle mig, hvorfor ISE producerer denne enhed efter syntese? og hvordan kan jeg ændre følgende kode, at ADD / SUB forbindelse til REG_4 direkte? Regards Mostafa [ATTACH = CONFIG] 80.592 [/ATTACH]

 mux4: mux_2x1_32bit port kort (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig) proces (CLK) begynd if (CLK = '1 'og clk'event) og derefter hvis add_sub_0 = '0' så out_Add_sub_1_sig CLK, Rout => C4_sig)

 

[ads_ee]

sheikh, out_Add_sub_1_sig er et register, som du efterfulgt af din REG32_bit instans. Sytnthesis producere præcis, hvad du kodet. Jeg kan ikke se et problem. Hvis du ikke ønsker den ekstra registrere fjerne Reg_4 instans og udføre opgaven C4_sig