Emner i vhdl kodning ... plz lad mig vide, om ur klar .....

V

vidyaredy

Guest
Hej venner,

Jeg er at designe Data Acquisition system, hvor jeg er nødt til at bruge DCM, MUX's, låse og forsinkelse elementer som min lavere niveau moduler.Når jeg instantiate dem i min top modul Systemet kører med systemuret.I øverste modul Jeg har instantieres alle lavere moduler og under processen har jeg tage systemuret som min begivenhed og portmapping er udført i henhold til denne proces.Men jeg får fejl.Når jeg fjerner systemuret, jeg ikke får fejl.bedes du nogen forklare mig, om portmapping kan være tilladt i processen med ur ...

Thanks in advance ...

 
Så vidt jeg ved ..u kan ikke port-kort inde i en proces.Port-mapping er foretaget uden for processen.

Det
gør ikke mening at port-kort inde i en proces.Da du er "beskriver" hardware,
så det er "følsomme" til nogle ursignal
doesnt make sense.Den beskrevne hardware plejer ændre ifølge nogle 'ur'.

 
yeah du Rute, jeg har tildelt output uden for processen.Nu er det blevet syntetiseret.Et mere spørgsmål er jeg får fejl, som

# ** Fatal: Integer kløft (MOD) ved nul.
# Time: 1000040 ps Iteration: 19-processen: / top_module/u2/dcm_sp_inst/ps_delay_md_p Fil: C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd
# Fatal fejl på C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd line 7216
#
løbe
# Kan ikke fortsætte på grund af alvorlig fejl.
løbe
# Kan ikke fortsætte på grund af alvorlig fejl.
løbe
# Kan ikke fortsætte på grund af alvorlig fejl.
løbe
# Kan ikke fortsætte på grund af alvorlig fejl.
løbe
# Kan ikke fortsætte på grund af alvorlig fejl.
løbe
# Kan ikke fortsætte på grund af alvorlig fejl.
løbe
# Kan ikke fortsætte på grund af alvorlig fejl.
løbe
# Kan ikke fortsætte på grund af alvorlig fejl.når jeg kører min top-modulet i modelsim for simulation .... Hvordan retter jeg det straks ...

 
Jeg tror, du havde den samme fejl, mens debugging din DCM (en anden post i dine).
Jeg kan se en omtale af "divider med nul" i fejlen ...

Har din testbench udføre en sådan operation?

 
Hej,

Jeg er ikke bruger nogen testbench.ved hjælp af DCM at generere ur fordobling ....

 
I cant se, hvorfor en kløft ved nul fejl bør forekomme.Har du ordentligt instantieres af DCM?Med ordentlig feedback?Har forsøgt at bruge modelsim stedet for ISE simulator?

Hvis det er muligt, uploade dine VHDL-kode, eller Gimme et link, hvis u've allerede indsendt den.

 
Hi plz finde de vedhæftede filer i min kode.Jeg fik disse fejl i Modelsim kun.Jeg bruger ISE WEBPACK-10,1 og modelsim 6.1b .....
Beklager, men du skal login for at se denne tilslutningskrav

 
Jeg gik gennem kode.Jeg fandt nogle spørgsmål.

1). I buf_soc og buf_eoc ..du har foretaget følgende overdragelse

O <= jeg efter D_SOC
O <= jeg efter D_EOC

I VHDL "efter", er ikke-synthesizable.Men XST gav ingen fejl.Så selv jeg var overrasket.Så jeg besluttede at gøre en adfærdsdata simulation på de enkelte buffere.Og jeg fandt, at de ikke arbejde.Tvinge input til'1 'eller'0' ikke ændre output.Så jeg kørte et Post rute simulation ..Det virkede, men så de 100 ns forsinkelse var der ikke ...Kun multikombinerbare sti forsinkelse.Hvilket beviser, «efter» erklæring
var ikke syntetiseret.

2.) Jeg simuleret topniveau modul.Og jeg fik ikke en sådan "divider med nul fejl ', og jeg fik den forventede multipliceret ur på signal clk6b1o.

Jeg bruger ISE version 9.1 og modelsim XE 6.2g

 
oh .... er der andre alternative for efter klausul, kan jeg bruge vente?Jeg synes selv det er ikke synthesisable .... på outputtet Jeg genererer pulser med så meget af tidsperiode .....

 
Nej Du kan ikke bruge "vente", eller andre sådanne straks erklæringer enten.Der er ingen måde at indføre en sådan timeout forsinkelse direkte ..Vi er nødt til at afhænge af 'ur'.
Og desuden anvender 6 DCM's årsagerne jitter ophobning.

Jeg
gjorde ikke forstår, hvad du forstår ved "på outputtet Jeg genererer pulser med så meget af tidsperiode ....."

 
Hej,

Jeg har gjort mit komplette design modul.Alle individuelle blokke arbejder bøde.Men når jeg integrere alle jeg ikke få den ønskede udgange.Som De nævnte i ur tidligere svar, at der efter bestemmelsen ikke simuleret, det fungerede for mig.når jeg ændre mit input, efter vis som nævnt i den kode output er ved at ændre sig med hensyn til input.Men ikke arbejder i toppen modul.Jeg er her med min komplette design plz gå thro 'og lade mig vide, hvor jeg er gået galt.Hvis I cant anvendes efter klausul, hvad alternativet til dette.Jeg har brug for at generere de impulser af, at meget varighed.Hvordan kan jeg desribe forsinkelse elementer i VHDL?Min top modul output signaler ikke sker ... OE, SHG, ADC_CLK.ADC_CLK er mit andet DCM (inst - DCM2 - o / p CLK er dobbelt input CLK) output.I gennemsnit to gange multipliceret med produktionen af første DCM (inst - DCM6 --- o / p er seks gange input CLK) output (clk1b20_inv).Jeg fodre min output for første DCM som input til anden DCM ....

finde kildefilerne og output bølgeform filer på toppen modul<img src="http://images.elektroda.net/24_1216149047_thumb.jpg" border="0" alt=""/>

<img src="http://images.elektroda.net/29_1216149316_thumb.jpg" border="0" alt=""/>Beklager, men du skal login for at se denne tilslutningskrav

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top