en advarsel om design kompilere: fanout

[iamczx]

Advarsel: Design 'top' indeholder 2 high-fanout net. En fanout række af 1000 vil blive anvendt til forsinkelse beregninger, som omfatter disse garn. (TIM-134) Sådan at fjerne denne advarsel? bruge kommandoen set_max_fanout? På forhånd tak

 

[henrik2000]

Kan være du prøver at køre til mange entites med et enkelt signal. forsøge at dele .. Da du ikke giver en masse oplysninger om værktøjet brugt sæt, eller det sprog, enten det er virkelig svært at hjælpe dig

 

[jankin]

Måske du skal kigge efter på nettet.

 

[iamczx]

Jeg bruger Verilog. Når jeg kompilere "top", indstiller jeg CLK og RST signal som ideal netværk. Så vil den store fan-out net ikke være CLK og RST nettet, er det? Og er der nogen kommando for at finde den hign fanout nettet?