Er det muligt at gøre noget?

[Digital-L0gik]

Er det muligt for Intel sige at tage en fra hylden AMD-chip og være i stand til at afkode den arkitektur / teknologi inden for chip?Måske har de udstyr, som let kunne trække en skematisk af jern-chip.What do you guys think?Jeg synes personligt, at udgifterne til at gøre noget som dette er for stor (for ikke at nævne de juridiske konsekvenser), uden et specialiseret stykke udstyr (som kan være meget dyrt at begynde med).

 

[Radix]

Digital-L0gik,

Interessant spørgsmål.Jeg faktisk undersøgt det lidt om 10 år siden.Jeg tror ikke, det er i øjeblikket doable for alle relevante størrelse design.

Først skulle man begynde med at kortlægge de metal lag.Jeg er ikke sikker på, hvad det nuværende stade er, men der er formentlig mindst 10 lag metal.De ville have at fratage de enkelte lag af metal ud af chip til at kortlægge det næste lag, indtil du til sidst kommer til transistorer selv.

Så hvis du rent faktisk havde en eller anden måde at identificere alle de transistorer og kunne skabe en Netlist fra alle de transistorer og metal lag, hvad ville du så have?Du ville have en stor, flad Netlist det ville være temmelig meningsløst.

De ting du vil have så er en måde at behandle Netlist at identificere højere funktionelle blokke og skabe en form for meningsfuld hierarki.Jeg tror, at dette skridt vil være meget sværere end det flade Netlist udvinding.

Nogen derude har nogen indsigt i den tilstand af logik udvinding værktøj?

Radix

 

[ljxpjpjljx]

måske kan vi diskutere mere om dette emne, men det stadig lang vej at gå!

 

[pauloynski]

Ifyou har penge nok til dette selskab vil udføre jobbet http://www.semiresearch.com/Lagt efter 2 minuttere er fra Litauen

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Meget glad" border="0" />

 

[Colbhaidh]

Udstyret er ikke så dyrt.Den bruger en CNC-maskine til mølle fra hvert lag af kemiske mekaniske polering.Da hver sammenkoble lag er udsat for, det er digitaliseret via computer og hi-res kamera.Dette kan senere bruges til at opbygge en CAD-database på en lag på lag grundlag.
På transistor niveau, er den kilde Drain regionerne at være kemisk farves at kontrollere, som er NMOS, og som er CMOS.BiPolars er let at genkende som er LDMOS og magt MOS-enheder.
Den fysiske størrelse af transistorer kan digitalt måles og et layout til skematiske software gør resten.
Det tager meget lang tid at gøre dette, og når du har en skematisk, betyder det ikke nødvendigvis betyde, at du kan fuldt ud forstå design.
De fleste chip selskaber, som deres konkurrenter chips og reverse engineering dem.De har bare ikke indrømme det.
Til 65nm og nedenfor, kan du bruge et elektronmikroskop til billede hvert lag på transistoren niveau.

 

[Digital-L0gik]

Wow amazing.Jeg er en kyniker i nogle hensyn, så jeg tror, virksomhederne gør dette regelmæssigt for at luge ud i konkurrencen hahaha.