Er P & R-værktøjer acceptere denne Verilog netlist?

[Memphis]

Hej, jeg har netlist af Verilog som synthezied af Synopsys fm. Jeg fandt, at der nogle tildele erklæring i netlist (ex: tildele en = b). Så vidt jeg ved, kan P & R værktøj ikke acceptere netlist med tildele udsagn indvendige dele. Har jeg glip af noget? : Cry: Hvordan skal jeg gøre i DC at fjerne tildele udtalelser, når jeg skriver ud Verilog netlist fra DC? Tak sa meget for dit venligt hjælpe .... : Roll::? : (

 

[joe2moon]

Ja! Det syntes, at P & R værktøj ikke understøtter "tildele" syntaks før. Men i dag er P & R værktøj synes at være i stand til at håndtere dette!

 

[cschen]

tildele udtalelser er ikke et problem for flade design, men kunne forårsage tilbage annotation problemer for hierarkisk Verilog ud.

 

[linuxluo]

hej, u kan indstille verilogout_no_tri sand før syntese. set_fix_multiple_port_nets-feedthroughs

 

[Memphis]

Jeg har bedt selskabet om design service, og deres svar er ingen for at acceptere netlist med tildele vedlagt. Tak en masse for linuxluo og alle, vil jeg prøve muligheder for DC for at se, om værker ....

 

[Nobody]

Her er scriptet jeg bruger ofte, dont glemmer at indstille multple fastsætte gennem hele hierachically. # # Oversættelse af scriptet: fix_assign.scr # sæt design_list [finde design *] foreach_in_collection design $ design_list {current_design $ design set_fix_multiple_port_nets-all-buffer_constants}

 

[Memphis]

Jeg har prøvet de muligheder som linuxluo. Nogle tildele erklæringer forsvundet ved at tilføje buffere. Men der er tilknytte udsagn, der tildeler nogle signaler til logik et eller logik nul stadig eksisterer. Kan nogen fortælle mig hvordan man slette de resterende tildele udtalelser i netlist? tak en meget nemlig jeres venlige hjælp ... : Cry:: cry:

 

[zyphor]

Du kan indstille alle modul donot touch og derefter kompilere, vil alle de tildeler blive slettet.

 

[keertiprasad1]

Hej .. Jeg havde en pblm hvor i jeg havde tildele udtalelser, selv om jeg prøvede ovenstående muligheder. Jeg prøvede nedenstående metode, og i stand til at fjerne tildele udsagn. Så bare give en prøve. read_verilog fix_mult.v udarbejde skrive-f DDC-hier-out fix_mult.ddc remove_design * read_ddc fix_mult.ddc link set_fix_multiple_port_nets-all-buffer_constants [get_designs *] kompilere change_names-regler Verilog-verbose-hier write_file-f Verilog-hierarki-output fix_mult . vn

 

[chipmonkey]

Måske DC er ikke at fjerne tildele udsagn, fordi du har sat dont touch på nogle moduler eller uret / reset netværk. i så fald vil du nødt til at erstatte tildele udsagn manuelt / anvendelse af scripts