Et grundlæggende spørgsmål om FIR design i FPGA

[eruisi]

Jeg har brug for at designe en lav-pass digital FIR i FPGA.Kan du fyre give mig nogle tips, hvordan du optimerer det?Cut-off frekvens af FIR er 5MHz.Den platform, jeg bruger, er Altera qu (at) rtus 4.

Første optimering er for området.
Jeg bruger 64-tap arkitektur.Efter at alle former for optimeringer, at jeg kan komme med (symmetri gør koefficienter til halvdelen, nogle coeffecicents er taget ud (0,1) eller erstattet af skiftere ( / -2, / -4, / -8, .. .). Men det er enorme. En stor del af området er taget af multiplikatorer.

Anden er for hastighed.Hvordan man rørledning den endelige lægge alle resultaterne fra 64 haner?Er der nogen værktøjer kan gøre det automatisk?

Sidste er for magt, naturligvis en forenkling af hardware kan reducere magt.Alle andre teknikker kan anvendes her, uden enorme betydning for resultaterne?

Jeg skam påskønne jeres hjælp!

 

[echo47]

Hvad er dit mål enhed?Hvad er det signal's sample rate og bit bredde?
Hvis du kan ur din multiplikator-akkumulatorer (MLA) på 200 MHz, for eksempel, så vil du ikke brug for rigtig mange af dem.
Hvis din enhed ikke har indbygget multiplikatorer, derefter overveje en bedre enhed.

 

[eruisi]

Tak.

Data bit bredde er 16
Målenheden er Starix EP1S40B956C5
Datahastighed er kun 20MHz eller så

Hvad er de typiske teknikker til at afgøre rækkefølgen og koefficienter af en FIR-design?

I arkitektoniske aspekt, at bruge mere hardware, men som arbejder ved lave frekvenser, eller ved hjælp af mindre hardware (tid Multiplexing), men arbejder i højere frekvens, generelt set, hvoraf den ene er bedre på sigt af strømforbruget?

Jeg fandt, at når jeg forenklet hardware, reducerede det område, den dynamiske effekt er reduceret, men den statiske magt tilbage, hvilket betyder de uudnyttede hardware i chippen stadig bruger strøm som sædvanlig.Så hvordan man kan reducere strømforbruget af ubrugte hardware i FPGA chip?

Tak igen!

 

[echo47]

Jeg har aldrig brugt Altera FPGA, men jeg tror, at enheden har 54 18-bit MLA, der kan gå 278 MHz.Jeg ved ikke, hvor let / svært det er at opnå maksimal hastighed i Altera dele, men jeg vil prøve at bruge 6 MLA kører ved 220 MHz, med hver en behandling af 11-filter haner.

Generelt, for en god FPGA ressource udnyttelse skal du køre uret hurtigt, bruge masser af pipelining, og gør tingene i rækkefølge for at holde de fleste af dine logik travlt på hver taktcyklus.

Jeg bruger Matlab til at skabe digitale filter koefficienter.Det gør jobbet temmelig let.MATLAB kan også spytte ud VHDL eller Verilog kode, men jeg foretrækker at skrive min egen HDL.

Jeg kender ikke detaljerne i Stratix strømstyring.I Xilinx FPGA'er, er statisk magt som regel små i forhold til dynamiske kraft.

 

[melc]

eruisi skrev:

Tak.Jeg fandt, at når jeg forenklet hardware, reducerede det område, den dynamiske effekt er reduceret, men den statiske magt tilbage, hvilket betyder de uudnyttede hardware i chippen stadig bruger strøm som sædvanlig.
Så hvordan man kan reducere strømforbruget af ubrugte hardware i FPGA chip?Tak igen!

 

[alimassster]

Jeg har aldrig brugt Altera's FPGA, men som jeg ved, at der er en skive kaldes DSP48 i Texas er dem, der omfatter nogle pipline registre.
bruger dem en højere hastighed (i Virtex 4 op til 500 MHz) er opnåeligt. kan du lægge dem befor multiplikatoren blok eller mellem MUL og ADD blokke, og også i produktionen.ved casscading 64 DSP48 skiver og (der er 512 dsp48 blokke i Virtex 4 sx55), vil du få et resultat på hvert taktcyklus.
disse blokke kan programmeres ved Texas System Generator i Texas hjælpemidler og ved DSPbuilder i Altera's.
Have a nice tid

 

[eruisi]

Thank you guys for venligt svar.Dette fællesskab er stor!

Jeg har et generelt spørgsmål: Besed på kravet om, jeg har brug for at fokusere mere på magt effektivitet end område / hastighed.Jeg forstår, at jeg kan gøre noget for statiske magten siden målenheden har ingen ur gating osv.

Til dynamisk effekt: hvad er teknikker til at lave strøm i almindelighed for FPGA'er, ligesom pipelining eller noget andet?

 

[melc]

Du har ikke svaret på mit spørgsmål, tak.

 

[Alex321]

Hvis samplingfrekvensen 20MHz, og afskæringsfrekvensen 5MHz, muligt ved hjælp af halv-band-filter.Impuls respons på dette filter symmetriske, og selv koefficienter er nul (undtagen centralvarmekedler TAP).

 

[alimassster]

Optimering Teknikker til effektiv gennemførelse af DSP i FPGAs

 

[bangash]

bruge Matlab 7.Det vil også skabe sin verilog eller VHDL-kode

 

[mhmahmood]

Du kan gå til Texas hjemmeside.Det er rart filter gennemførelse eksempler.

 

[eruisi]

Undskyld jeg ikke opmærksom på dit spørgsmål.
Hvor kan jeg få thouse resultater?

melc skrev:

Du har ikke svaret på mit spørgsmål, tak.

 

[quy1001]

Ja, Matlab er godt værktøj til design FIR og også IIR.

Den anden tror, er du burde have evne til at håndtere Fast punkt nummer drift.

Derefter kan du designe et filter.

 

[Bob_C]

Hej,

Tyder der producerer ONEoverT Digital Filter Designer vil skabe filter og andre IP for dig for $ 50 via Paypal.Design dit filter ved hjælp af demo-version af ONEoverT eller Tyd-IP-Code Generator, gemme projektet fil (*. fil) og sende det til dem.Du skal angive, hvilken enhed du vil målrette mod.De vil sende dig tilbage Edif filer eller. NGC.Du kan derefter bruge dette i din FPGA.

Bob