Et simpelt spørgsmål til følgende kode:

[EDA_hg81]

Ret venligst min forståelse:
Code:LIBRARY IEEE;

USE ieee.std_logic_1164.ALL;ENTITY tælle IS

PORT

(

ur: IN STD_LOGIC;

sload: IN STD_LOGIC;

data: IN heltal fra 0 til 31;

resultat: OUT heltal fra 0 til 31

);

END tælle;ARKITEKTUR rtl AF tælle IS

SIGNAL result_reg: integer intervallet 0 til 31;

BEGIN

PROCESS (ur)

BEGIN

IF (clock'event OG ur = '1 ') SÅ

IF (sload = '1 ') SÅ

result_reg <= data;

ELSE

result_reg <= result_reg 1;

END IF;

END IF;

END-processen;Resultatet <= result_reg;

END rtl;

 

[aapatel374]

ur til højre

 

[lucbra]

forkert!

På den stigende kant CLK den resulterende værdi af sload (enten '1 'eller '0') vil afgøre, om result_reg får den værdi data eller result_reg 1.

Se vedhæftede fil for resultatet i Synplify
Beklager, men du skal login for at se denne tilslutningskrav

 

[EDA_hg81]

hvem der har ret?

Jeg er forvirret.

Tak.

 

[aapatel374]

på den stigende kant & s belastning 1 og derefter resultat vil være data & andet betyder, at hvis sload ikke er 1 og derefter bliver resultatet result_reg 1.betyder sload er kun for at nulstille tælleren.