Ethvert forslag om, hvordan man kan finjustere FPGA gennemførelsen

[jasonxie]

Efter funktion simulering af logikken design er færdig, jeg normalt bruger FPGA synthesys værktøjer gerne S * YNPLIFY at oversætte det til EUF-fil
og derefter bruge FPGA Sted & Rute værktøjer gerne X * ilinx ISE til at generere PROM fil og brænde.

Det ligner en gang logik design er sat i gennemførelsen procedure, der er begrænset måde at finjustere design selv -
for det meste kan jeg kun nøje fastsatte begrænsninger og muligheder i disse værktøjer, bare et omtrentligt kontrol.

Jeg kan kun forbedre design afhænger af output rapport af S * YNPLIFY.Men undertiden er der altid en konflikt mellem den timing analysys fra S * YNPLIFY og faktiske timing resultat efter Sted & Rute.(S * YNPLIFY siger OK, men X * ILINX køre en Fail timing). Denne lider mig en masse.

Nogen god idé at håndtere dette?Thank a lot.

 

[Slange]

hej,
når du kompilerer desining og kontrollere, at du ikke se de reelle timing på porte, der er lige simuleret efter sted og rute
kontrollere, hvor mange trin du har i din logik.
ked af mit dårlige engelsk

 

[mart242]

Brug XIlinx constraint editor til at indeholde en tidsplan for begrænsninger af dit design.Du kan også gøre nogle floorplanning, men det som regel ender med at gøre problemet værre.

Hvis du stadig ikke kan meed timingen,
så brug timing Analysatoren til at regne ud, hvad
er der galt: forkert placering, forkert pipelining af designet, ...

 

[RTL2GDSII]

@ ltera hjemmeside har en ansøgning bemærkning om timing lukning!

 

[CatKing]

bruge fysisk synth værktøjer som amplificere (synplicity) og præcision synthsis (mentor)

 

[Phytex]

Hej,

med @ ltera du kan tune din design med LogicLock på qu (at) rtus!Jeg får nogle gange en 5-12% hurtigere design med LogicLock fra @ ltera.Men jeg ved ikke, om Xilinx har også værktøjer som LogicLock!
Men det er altid det rigtige måde at gøre første en synthesys med Synplify Pro!

Phytex