Førende nul anticipator

[Galos]

Hej, Kan nogen hjælpe mig med verilog kode af førende nul anticipator. Dens arbejde virker lidt tricky! Enhver form for hjælp vil blive værdsat ... Thanks

 

[j_andr]

modul leading_zero (input [BIT_W-1: 0] d_in, output reg [BIT_W-1: 0] d_out, output reg [NR_W-1: 0] nr_of_zero, output reg [NR_W-1: 0] one_position) localparam BIT_W = 16, NR_W = log2 (BIT_W) reg [BIT_W-1: 0] clr, genvar i; generere for (i = 0; i