false sti

[kameswari]

Hej,

kan nogen pls forklare i detaljer om falske stier?

hilsen,
kams

 

[gerryhsu]

I Statisk indstilling Analyzer.analysator bestemmer forsinkelse, det finder kun de stier, der rent faktisk påvirker produktionen.Hvis en sti aldrig er aktiveret, eller sensibiliserede, kan det ikke muligvis bidrage til forsinkelsen.Denne sti kaldes falsk sti.

 

[efundas]

Hvad med de async stier (f.eks sti fra en clk domæne til et andet async CLK domæne).ikke vi anser dem også som falske stier i syntese.

 

[hayang]

I Synopsys Design compiler, er en forkert vej, en sti, som du vil ignorere timing begrænsninger.for eksempel, når de passerer forskellige asynkrone ur domæner.I henhold til denne situation, bliver du nødt til at deaktivere den timing-baserede syntese på denne vej.

 

[roli]

Et andet eksempel på en "falsk sti" ville være et Multiple Clock Phase sti, hvor kun designer "kender" det er en Multiple Clock sti, men Synopsys DC-compiler / PrimeTime ikke.I disse tilfælde, hvor et relief af tidspresset kan tilføjes, en Pre kendskab til konstruktionen kan bruges til at tilføje en falsk Path.

 

[tom123]

Den falske sti er disse sti, at deres timing er ligeglade,

for eksempel, et signal, der passerer gennem asynkron grænse.venlig hilsenkameswari skrev:

Hej,kan nogen pls forklare i detaljer om falske stier?hilsen,

kams

 

[nittinsharma80]

Hej,
Gå gennem den vedhæftede fil.Det forklarer den forkerte vej i detaljer.
hilsen,
- Nitn S.
Beklager, men du skal logge ind for at se denne vedhæftede fil