Fan-Out

[Johnson]

Hvad er den rigtige fan-out-værdi for Xilinx FPGA i syntese og PAR skridt?
Om ASIC Jeg så folk, der er omkring 10 ~ 20, men standard værdi i Synplify FPGA syntese værktøj er 10000!?Hvad er der galt?

 

[echo47]

Jeg ved ikke, om ASIC, men Xilinx FPGA'er ikke rigtigt har en fanout grænse.Men, jo større fanout, jo større tidsforsinkelse, så du vil sikkert ønske at begrænse fanout at hjælpe routeren nå din hastighed krav.

En Xilinx globale ur netto er noget særligt - du kan køre hver flip-flop i den chip med denne ene netto, og den tid, vil stadig være meget lille.

 

[Johnson]

Kære echo47,
hvad med 10.000?Er det resonable?

 

[echo47]

I FPGA, er et ur fanout 10000 fælles og virker meget pænt.Syntesen værktøjer bør ikke begrænse uret fanout til 10.000.

Imidlertid ville et logisk signal fanout 10000 skabe en meget langsom nyt.Jeg kan ikke forestille mig nogen praktisk design, der skulle en så høj fanout, måske bortset fra et synkront nulstillet til evey flop i chippen.Jeg har set FPGA design med signal fanout af flere hundrede.Jeg formoder, nogen vil måske et par tusinde.Jeg tror 10.000 er en rimelig standard.Hvis du har brug for en anden værdi, kan du ændre det.

Den Xilinx ISE sted-og-rute værktøjer vil automatisk kopiere en vis logik at reducere fanouts.Imidlertid, at funktionen ikke fungerer godt.

ASIC - Det ved jeg ikke.