fastsættelse af frekvens i post syntese simulering

[nikhilindia85]

hi guyz.i har designet en 32 bit MIPS processor.i har syntetiseret mit design i kadence RTL compiler.i har defineret ur periode som 15000picosec i synthesis.i fik kritiske forsinkelse af 9000ps og slap 6000ps.so fra kritiske forsinkelse min max freq er atleast 100Mhz.but mit design virker ikke på 100mhz.some udgangssignal er ikke i stand til at producere-udgang på 100mhz.design arbejder kun på 10mhz.why det sker, og hvordan kan vi forbedre CLK freq

 

[sumit_techkgp]

Der er ingen måde u kan forbedre. Venligst kontrollere, om de begrænsninger, anvendes korrekt eller ej. Stadig hvis u får sådanne problemer, jeg tror u nødt til at rørledningen DataPath. Også tjekke hvorvidt du havnene er registrerede eller ej, dette er meget vigtigt som u forsøger at syntetisere i en lidt højere hastighed!

 

[nikhilindia85]

hvordan man rørledning tha kritiske path.actually Jeg kender begrebet piupeline, men jeg dont kende hvordan man anvender it.plz alle kan uddybe det.