fatal fejl i vhdl

E

emmos

Guest
hej

Jeg skriver en vhdl program til at læse tekst filer, og jeg køre den i modelsim men det giver mig følgende fejl

** Error: (vsim-7) Kunne ikke åbne VHDL fil "hds_projects/my_project2/my_project2_lib/hdl/file_io.txt" i RB-tilstand.
# Ingen sådan fil eller mappe.(errno = ENOENT)hvorfor???

plz hjælp

jeg vedlagt vhdl kode

tak

LIBRARY IEEE;
BRUG ieee.std_logic_1164.all;
BRUG ieee.std_logic_arith.all;

BIBLIOTEK std;
BRUG std.TEXTIO.all;

ENTITY file_io IS
SLUT ENTITY file_io;

--
ARKITEKTUR test af file_io IS
signal gøres: std_logic: = '0 '; - flaget, når simulering færdig
begynde - test af file_io
gjort <= '1 'efter 5 sek - sandsynligvis indstilles via logik, ikke tid

read_file:
proces - læs file_io.in (en gang i starten af simulering)
fil my_input: TEKST åbne READ_MODE er "hds_projects/my_project2/my_project2_lib/hdl/file_io.txt";
variabel my_line: LINE;
variabel my_input_line: LINE;
begynd
skrive (my_line, string '( "læsning file"));
writeline (output, my_line);
loop
exit når endfile (my_input);
readline (my_input, my_input_line);
- Proces input, eventuelt nedsat signaler eller arrays
writeline (output, my_input_line) - valgfri, så skriv til std ud
END LOOP;
vente - et skud på tidspunkt nul,
ende proces read_file;

write_file:
proces (done) er - skriver file_io.out (når du er færdig går til '1 ')
fil my_output: TEKST åbne WRITE_MODE er "hds_projects/my_project2/my_project2_lib/hdl/file_o.txt";
- Ovennævnte erklæring bør være i arkitektur erklæringer for flere
variabel my_line: LINE;
variabel my_output_line: LINE;
begynd
hvis det gøres = '1 'så
skrive (my_line, string '( "skriftlig file"));
writeline (output, my_line);
skrive (my_output_line, string '( "output fra file_io.vhdl"));
writeline (my_output, my_output_line);
- Skrive (my_output_line, gjort) - eller andre ting
writeline (my_output, my_output_line);
end if;
ende proces write_file;

SLUT ARKITEKTUR test;

 
Det forekommer mig, er der ingen problemer med din kode.Det lader til, at du ikke har skabt den fil, du forsøger at læse, eller er det ikke ligger i den sti, du angiver.

 
læse modelsim tutorial det hjælper u at gøre små projekter, trin for trin

held og lykke

 
Jeg gætter u burde være sikker på, hvilke tilladelser, du har på den fil ... hvis u har oprettet det
også, at der måske et problem med sti ...
det er et lille problem ... Jeg håber, u kan løse det snart
feed os tilbage med, hvad u did

Salma<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Meget glad" border="0" />
 
Dit problem synes at være, at du bruger en relativ bibliotekssti, der er i forhold til det forkerte sted.

Du skal enten angive en absolut sti navn (yuck), eller du skal henvise til den fra 'arbejde' mappe, at ModelSim compileren skaber.

dvs hvis arbejdet bibliotek er i:
hds_projects/my_project2/work

du bør 'cd' ModelSim til:
hds_projects/my_project2 /

og din sti navn bør være:
HDL / file_io.txt

Skål,

Blowfishie

 
Kære alle,

Jeg har stadig et problem, så jeg besluttede at gøre et mindre programLIBRARY IEEE;
BRUG ieee.std_logic_1164.all;
BRUG ieee.std_logic_arith.all;

BIBLIOTEK std;
BRUG std.TEXTIO.all;

ENTITY file_io IS
SLUT ENTITY file_io;

--
ARKITEKTUR r_w_file AF file_io IS
BEGIN
prøve: proces

fil ini_file: tekst åbne read_mode er "C: / hds_projects/test1/test1_lib/hdl/in_file";
fil outo_file: tekst åbne write_mode er "C: / hds_projects/test1/test1_lib/hdl/out_file";
variabel in_line, out_line: LINE;
variabel halv: INTEGER;

begynd
wait;
mens ikke (endfile (ini_file))
loop
readline (ini_file, in_line);
læse (in_line, halvdelen);
halv: = halv / 2;

skrive (out_line, halvdelen);
writeline (outo_file, out_line);
END LOOP;
ende proces prøve;
SLUT ARKITEKTUR r_w_file;

Jeg sætter den fil i, at stien filen er navngivet in_file, og det indeholder en no.22 til læsning

Det modelsim

det giver mig denne fejl

# ** Error: (vsim-7) Kunne ikke åbne VHDL file "C: / hds_projects/test1/test1_lib/hdl/in_file" i RB-tilstand.
# Ingen sådan fil eller mappe.(errno = ENOENT)
# Time: 0 ns iteration: 0 Instans: / file_io

Jeg har læst somethings at sætte $ Infront af stien????

plz hjælp

 
Hi emmos,

Dette bør arbejde ...
Er du ikke har nogen udvidelse til dine filer (. Txt,. Bin,. Hex ....)?

 
give udvidelse, som. txt og flytte filen til et andet sted på inde hds_projects ..

og redigere kode i henhold til denne ..

det vil arbejdeHilsen
Shankar

 
Kan være det er, at MTI under Windows bruger "\" som bibliotek separator.Hvad med at bruge simpel filnavn såsom:

fil ini_file: tekst åbne read_mode er "in_file";

Og sørg for at have denne fil i curent arbejder dir hvor du starter MTI fra?

Ajeetha, CVC
www.noveldv.com
Ny bog: en pragmatisk tilgang til VMM Vedtagelse 2006 ISBN 0-9705394-9-5
http://www.systemverilog.us/

 
jeg dont kende, hvis dette er sandt eller ej, men mig selv, aldrig angive en sti ...Jeg har lige skriver nemlig:
fil my_input:
TEKST åbne READ_MODE er "io.txt", og derefter lægge den fil i den samme sti som andre projekt filer .... ofcourse jeg efterleves, alt fra ISE7.1 og dont kende den nøjagtige færd med at gøre det i modelsim ....

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top