fatal fejl ISE7.1i

[voho]

Hej alle,

Når jeg syntetisere min vhdl kode med ise7.1i har jeg denne besked:

Fatal error: Xst: Overførsel / export / Port_Main.h: 127:1.13.276.1

Mange har i forvejen

Hilsen

 

[Sparc]

Plz være mere specifik omkring ur HDL-modul.Jeg er også bruger ISE7.1 men har endnu ikke står sådant problem.
Prøv at søge Xilinx Svar Database.

 

[sp]

gå xilink website n søgen efter svaret for ur prob ..

Jeg søgte for u .....ni fundet,,,

http://www.xilinx.com/xlnx/xil_ans_display.jsp?iLanguageID=1&iCountryID=1&getPagePath=17481

Kode:

"FATAL_ERROR: Xst: Overførsel / export / Port_Main.h: 127:1.13."Texas er forpligtet til at fastsætte alle XST fatale fejl og vil analysere de problemer, du oplever med henblik på at forbedre de fremtidige versioner af XST.
Derfor, selv om dette Svar Record giver dig mulighed for at arbejde omkring den fatale fejl, skal du åbne en WebCase med Xilinx kundesupport på:

http://support.xilinx.com/support/clearexpress/websupport.htmLøsning 1enne fatale fejl er udstedt for en række forskellige årsager.
Læs de seneste mange elementer i den sammenfattende rapport for at se, hvad XST udførte sidste, hvis det svarer til en af de syntese valgmuligheder, slå denne funktion fra og omvalg syntese.
XST kunne omgå den del i syntesen motor, som er årsag til fejlen.
Først skal du sikre, at de Avancerede indstillinger er tændt i ISE:

1.
Vælg "Rediger" pull-down menuen i Project Navigator.

2.
Vælg "Indstillinger".

3.
Vælg "Processer" fanen.

4.
Skift Ejendom Display Level fra "Standard" til "Avanceret".

5.
Klik på "OK".For at vælge den syntese muligheder:

1.
Fremhæv HDL-fil, du ønsker at syntetisere.

2.
Højreklik på "syntetisere - XST"-processen.

3.
Vælg "Egenskaber".Det vindue, der vises, indeholder alle syntese egenskaber, der er tilgængelige fra GUI.BEMÆRK: De mest almindelige switch, der ser ud til at løse nogle fatale fejl, er "Shift Register Ekstraktion" i "HDL Indstillinger" fanen.

 

[echo47]

Jeg antager, at problemet opstår i et projekt, men ikke alle projekter.Korrekt?

Når jeg kører ind i den slags problemer, jeg begynder at kommentere-out store blokke af min kildekode, indtil problemet forsvinder.Så jeg omhyggeligt un-comment-out sektioner, indtil jeg finde de ulovlige erklæring.Kunne være en syntaksfejl, kunne være compiler fejl.

 

[voho]

Hej alle,

Nu syntetisere arbejde perfectelly becaus jeg har at gøre dette i syntetisere valg:

Registrer balancering = Ingen

Men Implement Design virker ikke har jeg denne besked:

FEJL: PAR mislykkedes
Proces "Place rute" ikke komplet

Mange har på forhånd Venlig hilsen