Fejl i Verilog kode

[GCK]

Jeg bruger Modelsim 5,7 udarbejdelse af Verilog kode.

det giver fejl på
»definere op ==

sige, at led på 'd' er forventet.

 

[echo47]

Anvende den omvendte apostrof karakter (hex værdi 60) i stedet for de regelmæssige apostrof (hex værdi 27).

`definere op ==

 

[GCK]

tak,

Denne fejl fik fjernet fra dette punkt, men når jeg skriver somthing gerne

result = a `op b;

det giver fejl som nær ',': IDENT ventet

 

[echo47]

Begge disse arbejder for mig i ModelSim 6.3a.Jeg har ikke 5,7 anymore.

Kode:

`definere op ==modul toppen (a, b, resultat);

input a, b;

output resultat;tildele resultat = a `op b;

endmodule

 

[GCK]

vil u pls sende mig fix for ur version, hvis det er muligt.

Tak