fejl under syntetisere en VHDL kode i ISE 6,4

S

s3034585

Guest
Hej guys Jeg forsøger at syntese en VHDL kode i ISE 6.1. mens synteseskabende Jeg får en fejl at sige "VHDL Compiler forlades med fejl" og siger, at syntese er stoppet. kan nogen pls fortælle mig WHT denne fejl betyder. På forhånd tak
 
linjen, før denne fejlmeddelelse, kan du finde den præcise årsag, og rækken af denne fejl forekomst ...
 

Welcome to EDABoard.com

Sponsor

Back
Top