Fejl ved kompilering Synthesized Verilog fil

[dhaval4987]

Hej alle, jeg syntetiseret en Verilog fil ved hjælp af Design Compiler. Nu er jeg bruger den samme fil i Nanotime og WhenI forsøge at sammenkæde design, den siger, FEJL: NetComp: 0x3024008: kan ikke fine subcircuit definition eller funktion model ikke for eksempel v2e_205. men mit spørgsmål er: I dont have nogen tilfælde navngivet v2e_205 i min Verilog. Også strukturen af den syntetiserede ser errorfree og frmat er korrekt. Hvorfor er dette v2e_205 kommer! hvorfra!?

 

[permute]

er der et eksempel med navnet v2e? det lyder som noget, der enten er autogenereret eller i en genererer erklæring. fejlen synes også at være at forsøge at finde funktionen "ikke". Det er muligt, det var i nogle bibliotek eller defineret i en anden fil. Verilog syntese har ofte arbejdet ved at sammenkæde filer sammen, i hvilket tilfælde det er muligt at fjerne eller ændre et modul, der havde `definere eller` indeholde udsagn kan medføre, at bygge til at mislykkes.

 

[dhaval4987]

der er ikke instans navngivet v2e. Så hvordan præcist skal jeg gøre?

<span style="color: grey;"><span style="font-size: 10px">---------- Indlæg tilføjes 04:11 ---------- Forrige post var på 04 : 10 ---------- </span></span>
og så vidt som 'ikke' angår, er det ikke foruddefineret i Verilog [color = "Silver"] [size = 1] - -------- Indlæg tilføjes 04:17 ---------- Forrige post var på 04:11 ----------[/SIZE] [/color] Jeg genopbyggede og nu er det vist nøjagtig den samme fejl, men i stedet for v2e_205, det siger v2e_26. Jeg ved ikke hvordan man skal håndtere dette.