FET OpAmp input etape

F

Fala

Guest
Hej bord, følgende kredsløb er taget fra input fase af FET opamps.Det bør arbejde på, men den dosis ikke!ikke i spice smulation og ikke engang i hardware prototype.K15 fungerer som konstant aktuelle kilde, og det er blevet bestemt til at trække sin nuværende fra Q4 & Q5, men hvad der egentlig sker både i simulering og både hardware prototype, det gør Q12 & Q6 gate-source krydset frem partisk, og det gør gældende fra input!hvilke fejl jeg lavede?
Kan nogen hjælpe mig?<img src="http://images.elektroda.net/64_1186768376_thumb.jpg" border="0" alt=""/> Thanks a lot!
 
kan du ikke har taget sig af DC påvirke ved portene til Q12 og Q6

 
Hej suram, tak for svaret, men altafgørende charactristic af FET opamps er deres lave bias nuværende og på grund af, at de ikke kan bias gate af input JFETs med modstande (nogle af dem bruger beskyttelse dioder, som ikke er DC påvirke) jeg sender en skematisk af en FET opamp.<img src="http://images.elektroda.net/89_1186817838.jpg" border="0" alt=""/>og hele databladet link:
http://eshop.engineering.uiowa.edu/NI/pdfs/00/55/DS005557.pdf
Thanks a lot.

 
du mangler en 100K modstand slutte fra Vcc til K15 base.

 
Thanks a lot kwkam, problem som De påpegede, var zenner diode påvirke.Nu i simulation Jeg har ikke sende påvirke jeg vil tjekke hardware prototype.men kan du fortælle mig, hvad der gør Q6 og Q12 at forblive vendt partisk?sikkert stadig Q6 og Q12 kan gå fremad partisk og give nuværende krav om K15 ved deres indgange i stedet for ophold reverse partisk og levere denne strøm gennem Q4 & Q5?Jeg mener, hvis jeg har forstået svaret på dette spørgsmål kan jeg forhindre sende påvirke at ske nogle underlige situationer.
Thanks a lot for your help.

 
Jeg ved ikke, hvad du taler om.For et differenstryk pair, Q6 og Q12 skal sende partiske.Du er nødt til at hævde VDS ~ 3V at holde NJFET i lineære rækkevidde.

 
sorry kwkam Jeg var ikke helt klart, form frem påvirke jeg mener gate kilde krydset diode, der bør vendes forudindtaget K15 kan trækker strøm fra Q6 og Q12 kilde gate dioder ved at gøre dem frem partiske.hvad forhindre K15 at gøre source-gate dioder af Q6 og Q12 sende partisk og tvinge det til at trækker strøm fra Q4 & Q5 ved reverse påvirke Q6 og Q12 gate-source dioder?
Igen sorry for the tvetydighed, men fordi min hjerne er så meget besat med frem påvirke af gate-source diode jeg fejlagtigt nævnt at sende påvirke af JFETs.
Thanks a lot

 
Ved du, hvad der er JFET!?Vgs af NJFET altid-ve i differential pair afbalanceret tilstand.Du bedre læse flere bøger, før config ethvert kredsløb.Lineære kredsløb er langt vanskeligere end digital.

 
Ved du, hvad der er JFET!?Vgs af NJFET altid-ve i differential pair afbalanceret tilstand.Du bedre læse flere bøger, før config ethvert kredsløb.Lineær kredsløbet skal vanskeligere end digital.Lagt efter 5 sekunder:Ved du, hvad der er JFET!?Vgs af NJFET altid-ve i differential pair afbalanceret tilstand.Du bedre læse flere bøger, før config ethvert kredsløb.Lineære kredsløb er langt vanskeligere end digital.

 
kwkam, naturligvis ved jeg, hvad JFETs er.Jeg vil gerne vide, hvorfor vgs altid er negativ i differential pair afbalanceret tilstand.Jeg har ikke læst noget om denne form for biasng i min tekst bøger (f.eks Elektronisk udstyr og kredsløb teori Robet L. Boylestad & og Louis Nashelsky udgave 2006), hvis du kender en ressource, expain sådan at påvirke venligst henvise mig til det.hvad der er-ve?

 
JFET kræve-ve Vgs at turn-off enheden.Fysikken ved JFET kan finde på google

 
kwkam, din notation er ikke standard, hvad-ve står for mener du-Vee?Jeg har ikke set denne notation i hele FET dele af min lærebog, hvordan forventer du, at jeg forstår din manglende standard notation ved at søge i Google?I mellemtiden kunne jeg ikke fundet noget materiale i google, der forklarer, "differential pair afbalanceret tilstand" i Google, hvor du læse om det?er det så svært at skrive navnet på en henvisning?
hilsen,

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top