FIFO design

[arunapai]

Hej Alle,

Jeg har et design spørgsmål, jeg har en grænseflade mellem to domæner:

Input er et 16 bit parallel data på 50MHz

Output er 1 bit seriel data på 500 MHz,

For dette scenario, har jeg brug for at designe en FIFO.

Kan nogen hjælpe mig med FIFO-design, især minimun FIFO dybde?

Jeg også gerne vide, om mit input ændringer i et anfald af 3 data enheder (16 bit hver), hvad skal dybden?

Tak,
Arun

 

[kel8157]

Hvis dit brød er 3 fik max, så den dybde bør være 3 isnt it?Forudsat de 3 data er læst, før en ny brast komme i. Ellers er du nødt til at gøre nogle matematik, eller brug håndtryk signaler til at forsinke input briste.

Efter færdigbehandling 2:e beat, det første beat er læst helt ud, og dermed 2 data er nødvendige, men designet er mere compicated.

Det afhænger også over en periode, hvor mange 16b enhed er ophobet i FIFO siden læst op er langsommere end input.