finde crtitical sti i den syntetiserede Verilog koden

[sudheerprasad]

Hej, jeg vil gerne vide top ti (kan variere) kritiske veje i mit design, kan gøres, mens doin syntese i design vision eller skal jeg tage den syntetiserede Verilog filen og anvende ethvert andre Synopsys værktøj

 

[johanlo]

Ja, du kan finde din kritiske veje ved hjælp af designvision. Tjek din manual for report_timing. report_timing-MAX_PATH 10 vil rapportere de 10 værste stier pr timing gruppe.

 

[firozjdang]

Du bør syntetisere kredsløbet og derefter finde den længste vej afhængigt af slap ... opfyldt eller neg .. og ankomsttider for diff FF ...

 

[kujigaya]

Du kan enten bruge design compiler (DC) eller primetime (PT) i din syntese script, skriv en DDC format netlist (så de begrænsninger, der er indlejret i DDC-fil) Når du er færdig med syntese og genereret DDC-fil, skal du læse det ind enten DC eller PT. Derefter lave en report_timing-nworst 10-max_paths 10. Dette vil give top 10 kritiske veje (med den største negative slack, eller med den mindste positive slap, hvis den passerer timing)

 

[sudheerprasad]

kan vi findout stierne have max positive slap dvs det mindste udskyde

 

[kujigaya]

Du kan eksperimentere med-slack_greater_than mulighed for report_timing