Forespørgsel om ledninger og reg

[Pratibha md]

Hej Alle,

Jeg er ikke i stand til at forstå forskellen b / w wire og reg når det kommer til syntese.Hvad jeg forstår, er, at en reg gemmer en værdi, når et endnu forekommer på signaler i sin følsomhed listen, mens en wire er løbende tildelt.
Jeg er stødt på et skifte register kode, et snap shot af, som jeg har vedhæftet denne mail.Snap shot viser også RTL grund af ændrede reg, hvor jeg ikke kunne mærke forskellen b / w wire og reg, og også RTL vist for op-og nedstigende del af de variable.
Plz hjælp mig med at forstå dette.<img src="http://images.elektroda.net/92_1258099822_thumb.jpg" border="0" alt="Query regarding wire and reg" title="Forespørgsel vedrørende ledninger og reg"/> Tak

 

[lys]

Pointen er, at du har brug for at forstå forskellen mellem de blokerende opgaven og frigivelsen opgaven erklæring.

Overdragelsen sker straks i det blokerende opgaven erklæring.Efter min mening, blokerer det andet udsagn at fuldbyrde, medmindre den færdig.

mens der i frigivelsen opgaven erklæring, alle erklæring køre på samme tid og overdragelse skete i slutningen af den altid erklæring.

 

[sudhirkv]

I øjebliksbillede u har forudsat, at der er nogen ledning på alle.
alle variabler indberettes reg.

når de tænker på syntese,

en wire er bare en forbindelse mellem to variabler eller signaler.

sige et clock-signal.Der er en ur-port og u være nødt til at forbinde clock signal til alle de registre.så u har brug for en ledning til at forbinde alle de registre.

så en ledning kan ikke gemme eller lagre et signal.sin bare en ledning til at forbinde de signaler, og ikke afhængig af noget signal.alt hvad der kommer til at wire sin kommer til at overføre.

Men reg kan lagre en værdi og dens helt afhængige af ur og data.i eksemplet i øjebliksbilledet, han har skrevet en kode for skifteholds-register.hvad han forsøger at forklare, er det dfference mellem Bocking og ikke blobking erklæring.

hvis u simulere designet i modelsim, vil u få det korrekte output, men ikke i tilfælde af syntese.bcoz modelsim ved, at det er en for-løkke, og det har sin egen interne registre for at gemme sine mellemliggende varaibles, men syntesen værktøjet vil betragte dette som proces, der skal udfyldes på et enkelt ur, og den vil tildele tildele værdier i ét skud eftersom der ikke er registeret til at gemme den mellemliggende værdi.