Formality RTL vs Netlist

[ywguo]

Hej gutter,

RTL vs Netlist mislykkedes hjælp formalitet.JEG kontrollerede den rapport og Netlist, RTL-kode.Nogle registre og logikker porte begrænses, fordi det register var altid '0 'eller '1'.Nedsættelsen påvirkede ikke funktionen.

Hvordan skriver jeg scriptet til at gøre Formality give et korrekt svar?Tak
Yawei

 

[kbulusu]

Det er ikke klart fra din beskrivelse, om reference (Golden) eller gennemførelse (revideret) har mindre antal registre.Grunden til disse registre er optimeret væk er på grund af konstante udbredelse.Mest syntese værktøj optimere banen væk af formerings-konstanter enten på øverste niveau alene eller hierarkisk, hvis aktiveret.Men formelle redskaber er ikke så aggressive.Check ur formalitet brugervejledning for at tænde den konstante formering og / eller optioner, hvor u kan tvinge redskab til at binde undriven logik til 0 eller 1.Sørg også for, hvad din syntese værktøj ENV er det kampe med ur formelle miljø ... se dette link for hurtig formel verifikation debugging primer

http://www.srikiran.net/blog/2007/01/22/debugging-formal-verification-fv-problems-fv-primer/

 

[ywguo]

Hej, Kiran,

Ja, gennemførelse har mindre registre fordi nogle registre er altid tildeles en konstant i RTL kode.

Hvordan opretter jeg en contstant formering?Tak
Yawei

 

[kbulusu]

Yawei,

I'm sorry, I dont have den formalitet brugervejledningen, men det burde være forholdsvis let .. ur brugervejledning skal hjælpe dig med det ...

 

[rsrinivas]

sæt compile_seqmap_propagate_constants falsk

sætte dette før u give tha analysere kommando i DC

held og lykke
Srinivas

 

[rameshsuthapalli]

Hej Alle,

Du kan bruge de muligheder, der findes i syntesen redskab til at matche de things.ask værktøj til at skrive SVF-fil, mens du gør den syntese, sådan at du kan læse det samme i formalitet værktøj, så det kan stå under disse Netlist ændringer meget godt.

BR,
ramesh.s

 

[sumit_techkgp]

gemme en. svn fil og læse den med formalitet.Dette vil gøre denne fejl til at gå.
sumit