forsinkelse PLD!

[hifni]

Hai alle,
Er det muligt at foretage e forsinkelse linje for logik signal om PLD?

Tak inden for alle jeres hjælp.

 

[bibo1978]

ja i FPGA du kunne, men du skal passe på ruoting forsinkelser ved at bruge den begrænsede tid på ruten.
Generelt er det svært at opnå en præcis rute forsinkelse for store fanout signaler såsom ure, endnu en relativ rute er meget muligt, at gøre med både rute forsinkelse tvang og placering tvang, dette er kun muligt, når du har en lille fanout ellers er det ganske svært at opnå en præcis forsinkelse

 

[hifni]

Tak Bibo,

Jeg ved, det er muligt, når du bruger FPGA, men jeg mener GAL16V8 eller lignende i PLD ..

Har du noget info om dette?