Forsinkelse

[Max]

fra koden nedenfor

Library IEEE;
Brug ieee.Std_Logic_1164.All;
Enhed belysning er
Port (datain: i Std_logic;
dataout: out Std_Logic
);
End belysning;

Architecture RTL af belysning er
begynd
proces (datain)
begynd
dataout <= datain;
end process;
ende RTL;

Simuler Resultatet viser, at dataout vil forsinke fra datain omkring 15 ns.
(Brug MAX Plus | |) Er det normalt resultat af FPGA
og
Max Plus | | have en vis mulighed for at ignorere denne forsinkelse, fordi det er vanskeligt at se.
Beklager, men du skal logge ind for at se denne vedhæftede fil

 

[yasser_shoukry]

Naturligvis på FPGA der vil være en vis forsinkelse, men det må ikke være 15ns hver gang, da det afhænger af FPGA du bruger.

 

[vs21]

Hej,

i stedet for
dataout <= datain;

hvis u brug,

dataout <= transport datain;

du kan ikke se, at forsinkelser i produktionen.

Hilsen
vs21

 

[Max]

Hvad betyder "transport" mean?