Forskel i frekvens ur

[eeeraghu]

Hej, Hvorfor den forskel kommer i frekvens, når uret er ubegrænset i forskellige FPGA s (Altera, Xilinx), når et modul er syntetiseret? Selv architecure er forskelligt for forskellige FPGA s Jeg tror, ​​at uret skal være den samme. er det rigtigt anway?

 

[Prasanna Kumar]

Uret genereres forskelligt i forskellige FPGA er med diffferent frekvens på grund af, at der ville være offcourse ændring i frekvensen angår

 

[Kulprashant]

Hej, nej det skal være forskellig for forskellige FPGA'er. med hilsen KUL.

 

[tkbits]

Er du taler om operativsystem frekvens eller maksimal driftstid frekvens? Driftsfrekvens er ikke bestemt af FPGA. Det er bestemt af clock-signaler, der leveres til FPGA. Maksimal driftsfrekvens er afhængig af hastigheden af ​​logik, og routing forsinkelser.

 

[Renjith]

[Quote = eeeraghu] Hej, Hvorfor den forskel kommer i frekvens, når uret er ubegrænset i forskellige FPGA s (@ ltera, Texas), når et modul er syntetiseret? [/Quote] Som arkitekturer variere, så gør forsinkelsen af ​​de logiske / routing elementer. så vi kan ikke påtage sig for samme ydelse for en bestemt udformning af disse forskellige mål. så selv det ur uret er ubegrænset, vil syntese værktøjer giver forskellige værdier.

 

[claint]

Hvis man utvunget udformning, er det svært at estimere frekvensen.

 

[Sparc]

Hvis essensen af ​​denne Qn er "At syntetisere samme modul på forskellige FPGA'er", derefter Max. Clock Frekvens (drift) afhænger Technology & Speed ​​Grade af FPGA enhed, der målrettet. Og hvis essens er "At syntetisere samme modul med begrænsede og uhæmmet Ure", så Synthesis værktøjet forsøger at opnå de bedste resultater af Max Op. Freq. for uhindret uret, afhængigt af optimering mål. Mens der i tilfælde af Constrained Clock forsøger at opnå den samme med hensyn til den begrænsede klokfrekvens. Ret mig, hvis noget ikke klikke ..