Forskel mellem Synthesis timing rapport & Simulering

[FINALFANTASYFAN]

Xilinx ISE 10,1 rapporter, at mit design har T-ur-til-setup = 15.598ns og den længste (kritisk) sti tager ca 14ns.Men timingen simulering i ModelSIM går galt, intet ændrer deres værdier, når jeg kører på uret af 50Mhz (perioden = 20ns).Hvis uret er 20Mhz, alt er OK, output er store.

Så syntesen timing rapport er for upålidelige, er ikke det?Fordi "vagt periode" er ca 5ns til de reelle taktcyklus (20ns)

PS: Jeg har hentet denne design i bestyrelsen, men det virkede ikke på 50MHz

 

[dcreddy1980]

Har du ordentligt backannoate de SDF fil til gat niveau netlist whicle kører simulation

 

[FINALFANTASYFAN]

UHM, tror jeg,
at jeg gjorde.Det
er ikke den
1. gang jeg gjorde timing simulation, bare bruge Xilinx ISE 10.1 at generere primetime (gate-niveau) netlist og back-anmærke SDF fil før gør simulering i ModelSIM, right?Did I miss sth?UHM, nu, design, som er vedtaget i timing simulation, gør noget rod på reelle bord kører.Det er et billede behandling ansøgning med nogle hukommelse manipulationer.Efter at sikre, at hukommelsen er initialiseret, jeg trykkede på START.Men alle de ting, jeg har modtaget, er et fuldstændig ryddet hukommelse, der rent faktisk skal filtreres billede.Tror du, hvad der forårsager det?PS: Tak for dit forslag.