forskellen på post-layout og pre-post-layout simulation

[kDaniu]

Hej alle
Jeg har nogle mærkelige resultater i post-layout hspice simulering og kan ikke forstå problemet.måske du vide mere om ...
ja, f, e, jeg har en enkel ring oscillator
når jeg gør en hspice simulation, den oscillationsfrekvens er 7.8ns
men når jeg gør det post-layout hspice simulering (af 'de samme' ring oscillator) Jeg har et 10.8ns oscillation periode.
Jeg forstår, at forskellen mellem den enkle (skematisk) hspice simulering og post-layout hspice simulering i de knudepunkter (sidste tage hensyn til modstand og kapacitans af nettene, men hvorfor perioden svingningsperioden ændret sig så meget (~ 30%)?
nogen idéer?

tak,
Dan

 

[kDaniu]

sorry samfund, men op
fordi spørgsmålet er stadig faktiske

 

[turtleden]

Jeg tror det
er på grund af para hætte.

 

[kDaniu]

turtleden wrote:

Jeg tror det er på grund af para hætte.

 

[layes2]

tilføje cap dig selv eller af rc ext

 

[kDaniu]

layes2 wrote:

tilføje cap dig selv eller af rc ext

 

[sachin_kirdat]

Sørg for at simulere den samme proces / vlotage / temp corener.

 

[Blackuni]

Hej,

Min metode er måske ikke direkte, men det er værd 2 prøve

1.Check forsinkelse af enkelte celle i ring oscillator til stillingen layout netlist mod prelayout.

Min
2. forslag kan bit afviger men det har en rimelig chance for at finde årsagen.

Jeg tror og er bevidste om Tilbage Annotation flow, hvor U vil have ekstraheres parasitter (SPF r SPEF), og den vil BA til prelayout netlist.

HVIS u har SPF r SPEF derefter
1.BA kun sammenkoble del (ikke BA instans del) tjekke periode svingning.hvis perioden er tæt på 2 prelayout derefter problem med ur MOS layout
2.gøre BA kun instans del tjekke periode svingningsperiodenØnsker im eksplicit.Lad mig vide, om nogen afklaring.

tak,

 

[kDaniu]

takket Blackuni, skal afprøve

 

[mdcui]

Jeg plejede at have et output buffer simulation før og efter opstillingen udvinding, let forskellen kunne 0.4ns for en samlet forsinkelse på 6-7ns, så layout parasitaere RC kunne være større, end du regnede med.

 

[RF-OM]

Der er altid en forskel, og altid efter layout resultat viser længere forsinkelser.Grunden indeholder i forskellige modeller og i parasitter.Når du gør din første simulation forsøger at medtage så meget element modellering og parasitsygdomme, som du kan.I næste runde af simulation du kan afhjælpe disse værdier.Noget mellem 5 og 25% af forskellen kan betragtes som normal.Hvad mere du har erfaring som mindre bliver denne forskel.Jeg er sikker på, at du vil se det snart.

Venlig hilsen,
RF-OM

 

[kDaniu]

mdcui wrote:

Jeg plejede at have et output buffer simulation før og efter opstillingen udvinding, let forskellen kunne 0.4ns for en samlet forsinkelse på 6-7ns, så layout parasitaere RC kunne være større, end du regnede med.

 

[gafsos]

Før simulering af Ur RO forsøge at træffe en inverter som en simpel at teste og prøve TI køre før / efter simulering.

Begyndelse fra 90 nm teknologi, proces og dybere (65nm og 45nm), og nærhed virkning bliver mere markante i ombygning af MOS enhed egenskaber

Pre-layout simulering (skematisk NoRC mode)
Post-layout simulation
Post-layout simulation med udvinding SCA, SCB og SCC parametre

A

 

[kDaniu]

Jeg har til punkt
Blackuni wrote:

HVIS u har SPF r SPEF derefter

1.
BA kun sammenkoble del (ikke BA instans del) tjekke periode svingning.
hvis perioden er tæt på 2 prelayout derefter problem med ur MOS layout

2.
gøre BA kun instans del tjekke periode svingningsperioden