F
Fish4Fun
Guest
Jeg arbejder på en FPGA baseret DSO projektet.Jeg vil gerne have nogle input på FPGA / ADC ur.Projektet benytter 2 ADCs stand på op til 250MSPS (Maxim 1121s), og jeg planlægger at bruge en Xilinx Spartan FPGA.For erhvervelse der er behov for flere timebases.Disse omfatter: 10Mhz, 25Mhz, 50Mhz, 100Mhz, 125Mhz, 150Mhz, 175Mhz & 200 MHz.Hertil kommer, at ure begynder med 100Mhz brug for en supplerende output for interleaving de to ADCs.
Jeg har fundet løsninger som den ICS511 og MC12429, men blev nysgerrig, hvis det ville være værd at overveje en PLL syntese inden for FPGA, eller hvis nogen havde nogen forslag til en PLL frekvens synthesizer chip andre end de to nævnte.
Tak på forhånd for alle input.
Jeg har fundet løsninger som den ICS511 og MC12429, men blev nysgerrig, hvis det ville være værd at overveje en PLL syntese inden for FPGA, eller hvis nogen havde nogen forslag til en PLL frekvens synthesizer chip andre end de to nævnte.
Tak på forhånd for alle input.