fysiske begrænsninger ved Gate Size

[lordsathish]

Hi PPL,
Hvordan aftrapning porten størrelsen af MOS årsag effekttab og datasynkronisering problemer?

Tak

 

[jimjim2k]

Hej

Dette er mere end et simpelt spørgsmål.Det er en to-foldet forskning post.

1.Effekttab forårsaget af MOS skalering
2.Data eller ur synkronisering

1.
Power = Dynamic Static Short Circuit
Dynamisk effekt ~ VDD ^ 2
VDD er reduceret med skalering
Belastning svarende capacitance relation til MOS interne capacitances igen teknologi og skalafaktor

2.Skalering påvirker klokfrekvens
Power ~ Ur frekvens
Datasynkronisering ~ skalering

tnx

 

[AdvaRes]

lordsathish skrev:

Hi PPL,

Hvordan aftrapning porten størrelsen af MOS årsag effekttab og datasynkronisering problemer?Tak