Gate niveau simulation

[wisemonkey]

Hej alle, jeg prøver at gå igennem VCS tutorial til at få et indtryk af gate niveau simulation Jeg har allerede et syntetiseret design (som jeg arbejdede mig gennem sidste semester) Så nu prøver jeg at udstede (siden Toshiba biblioteker har beskyttet tag i dem) VCS + v2k-sverilog top.v tb.v design.postsynth.v-y ./lib/verilog/tc240c + libext +. tsbvlibp Men jeg stadig får en fejlmeddelelse som dårlige kryptering i en af bibliotekets fil og ved token " beskyttet "Tak for alle forslag

 

[ljxpjpjljx]

Har du læst SDF-fil?

 

[wisemonkey]

no. Jeg oprettede netlist (design.postSynth.v) fil med hjælp af skrive (format Verilog) kommando for dc_shell. Som nu jeg ikke nu er den procedure / kommando til at oprette SDF fil. Takket [size = 2] [color = # 999999] Lagt efter 18 minutter: [/color] [/size] Her er et flow, som jeg forstod fra almen læsning og mine kurser: (Jeg er sikker på der er dele mangler især efter syntese bedes du rette mig) Design (Verilog kode skriver fra specs) Funktionel simulering (kun design-fil og testbench) Syntese (areal / timing rapportering brug af design bibliotek med design-fil) Post syntese simulering (med hjælp fra samme testbench som i trin 1 og netlist fil opnåede i trin 3 og bibliotek kilder) Sted og Route (jeg er endnu til at udforske det dog så meget jeg har læst: automatiseret proces med hjælp af værktøj og netlist fil)

 

[wisemonkey]

hmm kan nogen lade mig vide, hvis jeg gør det rigtigt eller forkert, så jeg kan fortsætte med at læse / søge hvis jeg tager fejl. Tak for alle forslag

 

[randyest]

Udfyldelse af en SDF eller ej har intet at gøre med en fejlmeddelelse om kryptering. Kan du citerer den præcise fejlmeddelelse? Jeg måske i stand til at hjælpe, hvis du kan give detaljerne.

 

[wisemonkey]

Sure her er nøjagtig fejl: (efter parsing par filer korrekt)

Beskyttet koden blev ikke skabt af VCS - ikke kan afkode. Fejl-[være] Bad kryptering Startede kryptering uden et modul eller i et andet omfang. "./lib/verilog/tc240c/tsbMUXXprim.tsbvlibp", 7: Token er '`beskyttet'` beskyttet ^

 

[randyest]

Det ligner dine krypterede model blev krypteret med et andet værktøj end VCS. Måske NCVerilog eller nogle FPGA værktøj? I min erfaring kryptering er værktøj-specifik. Måske beder din leverandør / fab hvad værktøj, de krypterede det med og se om de kan re-gøre det for VCS? Desværre kan jeg ikke være til mere hjælp.

 

[wisemonkey]

hmm sit på mit universitet maskine, så jeg bliver nødt til at tale med lab administrator. Tak for at påpege det

 

[asicganesh]

Du kan bruge write_sdf til at generere SDF fil fra din dc_shell selv

 

[randyest]

[Quote = asicganesh] Du kan bruge write_sdf til at generere SDF fil fra din dc_shell selv [/quote] Er jeg mangler noget? Hvorfor tror du SDF annotation har noget at gøre med en kryptering problem? Ifølge hans fejlmeddelelse, er vcs siger, at det ikke kan dekryptere et modul (nogle primitive celle.) Selv hvis SDF annotation mislykkedes (som vi har ingen beviser for) vcs kan naturligvis ikke dekryptere noget. Dette sker før SDF annotation. Dekryptering mislykkes. SDF anmærkning tilsyneladende har intet at gøre med det. Eller er jeg mangler noget? Forklar venligst din idé mere fuldt ud, så vi kan forstå.

 

[heartfree]

Enig med randyest. Det skal være værktøj kæde problem, så prøv ncsim.

 

[pini_1]

For net projekt, jeg simulerede designet i RTL, post-NGD og port-niveau. Du måske ønsker at tage et kig selvom jeg brugte gratis VHDL simulator nemlig GHDL, http://bknpk.no-ip.biz/my_web/IP_STACK/synt_ngd_1.html

 

[wisemonkey]

Tak alle, især randyest. Biblioteket blev krypteret med kadence værktøj (ncverilog) og jeg havde ikke ncverilog som standard i min PATH variabel. Anyway, der blev fastsat ved at redigere cshrc, nu kan jeg få det til at starte simulering med ncsim, godt jeg har få fejl til at tackle selv rapporterer ind igen, da jeg går igennem porten niveau simulation pini tak, men jeg har brugt FPGA værktøjer til proces Men denne gang ønskede at følge fuldføre ASIC-flow [size = 2] [color = # 999999] Lagt Efter 39 minutter: [/color] [/size] Så næste spørgsmål er: vil jeg formoder, det er vigtigt at bruge

 flatten og uniquify

, hvis jeg har moduler i anden fil? Thats præcis, hvor jeg stak i øjeblikket som jeg kan få netlist men jeg tror, fordi jeg har FIFOs uden design (som jeg har instantieres i design) Jeg kan ikke simulere det ordentligt Er det korrekt? Eller er der noget andet, som jeg skal tjekke?

 

[wisemonkey]

Hej alle, jeg har en anmodning kan man skrive en tutorial til ncverilog - især med fokus på gate-niveau simulering. Jeg har en som jeg i øjeblikket læser om det løser mit problem jeg vil sende. Plus det ville være rigtig dejligt, hvis det ikke bare kommandoer, men måske noget forklaret trin for trin, måske med nogle reference design. Her er situationen: Jeg læste 3 filer og skabt netlist til design, som ser nogenlunde sådan

 FIFO - desgin - FIFO

Hver FIFO har sin egen hukommelse, men jeg kan ikke bruge den i netlist generation (jeg ' m ikke helt klart hvorfor, men da jeg ved, erindringer bør ikke syntetiseres) så dybest set, når ncsim starter den præsenterer med fejl så få porte ikke er tilsluttet, og jeg får simulation fejl identisk med funktionelle simulation fejl, da jeg havde rodet op FIFO forbindelser. Jeg kender disse oplysninger er muligvis ikke nok til at kommentere, men jeg ville sætte pris på bare en tutorial så godt, vil jeg prøve at kigge igennem. Thanks

 

[wisemonkey]

Det viser sig, det er ikke problemet med værktøjer længere. Jeg brugte ncverilog korrekt, men nu skal det fejlrettet ved gate niveau (siden Funktionel kontrol og syntese viser sig at være korrekt). Og ser på antallet af signaler i post syntese netlist, dens skræmmende selv at tænke på fejlfinding, så for nu har jeg holdt op med at arbejde i retning af sted, og ruten, der blev næste i rækken.