GDS2, SDF, timet simulering af standard celle bibliotek

[gezzas525]

Mit universitet forsøger at sortere ud Silicon ensemble og buildgates softwarepakker, kravet er at gøre timet simulering af en standard celle biblioteket, men IAM ikke sikker på hvordan du gør dette. Byg porte vil syntetisere design fra VHDL og silicium ensemble vil konvertere designet til gds2. Nu vil jeg gøre en tidsindstillet analyse, som oprindeligt var planen at bruge ModelSim med en. Sdf filformat dog, at der ville indebære skriftfelter sdf-filer til den standard celle bibliotek, som jeg har (Virtual Silicon 0.18um Bibliotek, UMC).

 

[aegean.chou]

SE kan eksportere SDF fil til din tid analyse også.

 

[AlexWan]

[Quote = gezzas525] Nu vil jeg gøre en tidsindstillet analyse, som oprindeligt var planen at bruge ModelSim med en. Sdf filformat dog, at der ville indebære skriftfelter sdf-filer til den standard celle bibliotek, som jeg har (Virtual Silicon 0.18um Bibliotek, UMC ). [/quote] Når du gør syntese med BG, bør du læse lib til din netlist. Derefter kan du bruge kommandoen "write_sdf" til at skrive timing SDF fil. Anmærke dette SDF i din netlist, så gør pre-simulering med ModelSim. Efter at have brugt SE, kan du produkt en SDF fil herunder wire-forsinkelsen model. Med den samme måde at gøre post-simulering. Bestemt, disse måder er dynamisk timing analyse. Du bør gøre STA for komplet timing analyse. Good Luck

 

[gezzas525]

Tak Jeg vil give disse forslag en gå og se hvad der sker.