Generering af en Verilog Netlist

[dhaval4987]

Hvordan konverterer jeg den skematiske i et Verilog netlist, der kunne bruges i et andet værktøj?

 

[iwpia50s]

Dette spørgsmål er lidt for generisk. Hvad er din kilde? Hvordan blev den skematiske genereret? Er det værktøj, du brugte til at generere den skematiske har mulighed for at eksportere Verilog?

 

[dhaval4987]

Dette spørgsmål er lidt for generisk. Hvad er din kilde? Hvordan blev den skematiske genereret? Er det værktøj, du brugte til at generere den skematiske har mulighed for at eksportere Verilog

Tak iwpia50s;? Sige, at jeg vil bruge Cadence Skematisk Editor for at gøre et kredsløb. Hvordan får jeg en Verilog netlist i så fald?

 

[iwpia50s]

Er det en SPICE kredsløb, eller er du forbinder gate i en skematisk capture værktøj? Jeg tror, ​​at værktøjet skal være i stand til at eksportere Verilog, hvis du tilslutter porte i den skematiske capture værktøj.

 

[dhaval4987]

Er dette et krydderi kredsløb, eller er du forbinder gate i en skematisk capture værktøj? Jeg tror, ​​at værktøjet skal være i stand til at eksportere Verilog, hvis du tilslutter porte i den skematiske capture værktøj.

Tja, det er bare en skematisk editor, men jeg bruger Spectre mode for analyse. Det genererer netlist men det er ikke i *. v-format.

 

[iwpia50s]

Så jeg er stadig ikke sikker på, hvordan du fik den udformning i skematisk værktøj. Har du instantiere porte eller transistorer? Hvis du instantieres porte, hvorefter værktøjet skal eksportere porte i Verilog. Hvis du instantieres transistorer så er jeg ikke sikker på hvad du skal gøre.

 

[dhaval4987]

Så jeg er stadig ikke sikker på, hvordan du fik den udformning i skematisk værktøj. Har du instantiere porte eller transistorer? Hvis du instantieres porte, hvorefter værktøjet skal eksportere porte i Verilog. Hvis du instantieres transistorer så er jeg ikke sikker på hvad du skal gøre.

Jeg bruger let tilgængelige porte. Så ja, jeg instantiere portene. Men jeg ikke se nogen løsning nogen steder, der tillader mig at eksportere Verilog.

 

[Chethan]

Hej, Du kan ikke få en Verilog fil fra en skematisk. Ingen værktøjer er soo intelligent. Du kan få en skematisk netlist fra en schmatic. Det er en transistor / gate-niveau beskrivelse af dit kredsløb. hensyn Chethan

 

[dhaval4987]

Okay, hvad med den anden vej rundt? Sig fra Verilog til skematiske?

 

[Chethan]

Hej, Hvis din Verilog koden er en lille en, så kan du håndskrift den skematiske ved at læse Verilog fil. Men igen findes der ingen værktøjer, som kan konvertere dine Verilog kode til skematiske.

 

[dhaval4987]

Hmm ... Sagen er, at jeg ønsker at gøre generiske timing analyse for kredsløb. Det bør være generisk og jeg ønsker at sammenligne de resultater, som jeg fik via hånd beregninger og resultater opnået ved at simulere Verilog. Jeg har fået nogle Verilog beskrivelser af nogle ISCAS benchmark kredsløb. Bare dont know, hvordan du kontrollerer, om jeg vil på den korrekte sti eller ej!

 

[Chethan]

Hvis du ønsker at lave en generisk timing analyse ved hjælp af nogle bench mark kredsløb så u kan bygge en Verilog prøvebænk og simulere dem. skabe en prøvebænk ved hjælp af en standard Verilog værktøjer som ncverilog eller verilogxl og simulere ur design.

 

[ljxpjpjljx]

hvorfor du ønsker at gøre det?