glitch

[khaila]

forventes en AND-gate med to indgange.
I praksis er der formodes at være forskellig forsinkelse på de input, hvilket betyder, at der er mulighed for at producere glitchs.

Er det necessery at smaple hver gate's produktion af FF???

 

[ahmad_abdulghany]

Assalaamo alaykom

Faktisk ved jeg ikke, hvad lave u mener med "gate to udgange"!Ikke den OG porten kun har én udgang?

Eller du har særlige forskellige tilfælde?

Tydeliggøre og rette mig hvis jeg tager fejl,

Best Wishes,
Ahmad,

 

[khaila]

ahmad_abdulghany skrev:

Assalaamo alaykomFaktisk ved jeg ikke, hvad lave u mener med "gate to udgange"!
Ikke den OG porten kun har én udgang?Eller du har særlige forskellige tilfælde?Tydeliggøre og rette mig hvis jeg tager fejl,Best Wishes,

Ahmad,

 

[ankit12345]

i en stor multikombinerbare kredsløb med masser af porte ..................
hver gate vil have nogle glitch ........
men det krævede produktion vil blive stabe for longtime ...........
hele combi kredsløb produktion vil skifte mange gange før afregning til krævet statens .........
dens nok til at have FF i slutningen af combi CKT kun ........

hvis combi er der alt for mange porte .......... glitch tid er mere ....... hvilket resulterer er et ur med større fastsat tidsfrist ...........

 

[arp]

Da glitches kan forårsage tilfældigt o / p's, bruger vi en flipflop ved o / p af en combi CKT.
som Ankit sagde u nødt til at sikre, at o / p af en combi CKT som skal løses, før CLK kanten for at undgå enhver tilfældig opførsel!Det betyder ur clk periode afhænger af dette!

 

[shivakumar043]

Hej,

hvis dit kredsløb er synkron du behøver ikke warry

 

[yaseen1]

Dette er på grund af forskellige forsinkelser i låger

 

[shahal]

Hvis du har Asynchronous logik (Yuck!), Og hvis din glitch ikke overtræder den "pulsbredde" spec for din produktion logik, skal du være OK, det vil sige du vil passere simulation, osv. Men det er dårlig, fordi med dyb sub -micron, kunne OCV faktorer, der forårsager den chip fiaskoer.

 

[khaila]

PPL du ikke besvare mine quastion.
Jeg vil forklare mit problem.

Lad os overvejet og gate med to indgange, der er drived HØJE simulatnaly:
Faktisk lenght's spor at køre både input ikke er lige.
Fordi diffrente længden af spor på højt plan vil ikke køre input excatlly på det tidspunkt.Så er der altid er en posibality for glitches.

Det er ensbetydende med, at jeg skulle prøve hvert signal før kørslen indgangene.
Er det rigtigt???

 

[shahal]

khaila skrev:

Det er ensbetydende med, at jeg skulle prøve hvert signal før kørslen indgangene.

Er det rigtigt???

 

[ankit12345]

De to input ben vil have forskellige capacetancess.
Hvis u ved, at der input er at have mere belastning ......
så hvis en af ur input er altid kommer hurtigere end andre ... end slutte hurtigere input til at klemme med mere belastning.
Jeg tror, dette sker rarly.

 

[NuttyAvatar]

Hvis det antages, o / p endelig drev et flop input, måske Flop / låsen de 2 indgange køre porten ved hjælp af den negative kanten af uret?

 

[tdminion]

Bare keder sig, tænkte jeg ville reagere.Glitches vil altid forekomme på outputtet en AND-gate, hvor input er modsatte og 1 -> 0 overgang på input X sker inden for 0 -> 1 overgang på input Y (dvs. rullemenuen netværket er kort).Hvis input ændring rimelig tæt i tid, slå-om tidspunktet for transistorer vil filtrere de glitch.Hvis du er afhængig af produktionen til aldrig glitch .... så har du sandsynligvis ikke designe korrekt ..... eller du har brug for at hænge ud med Analog designere

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />