C
cvc_training
Guest
Gratis Seminar om Advanced Kontrol med Aldec s Riviera-ProBetragtning af den stadigt mere komplekse SoC design, til opgave at kontrollere disse SoCs er herkulisk faktisk!En række innovative, sti udslåning teknologier er dukket op i det sidste årti at tage fat på verifikation udfordringer.Industrien er vidne til en kulmination af disse teknikker i form af nye sprog som IEEE 1850-PSL, IEEE 1666 SystemC osv. Hvert sprog giver en supplerende styrke og adresser specifikke problem.For nylig,
at mange af disse særskilte sproglige evner er blevet integreret i enkelt sprog og er tilgængelige som IEEE-1800-standarden SystemVerilog (SV).SV er klar til at blive valg af DV ingeniører i mange år fremover på grund af den overvældende opbakning fra alle de værktøjer og den større øko-system med kurser, bøger og papirer.
Aldec har været den primære EDA udbyder for forskellige ASIC og FPGA design opgaver for over 24 år nu.Riviera-PRO er en dokumenteret høj ydeevne, mixed-sprog simulation motor med fremskreden debugging værktøjer til ASIC og FPGA design team.Riviera-PRO understøtter VHDL, Verilog, SystemVerilog, SystemC, C / C , PSL og æg påstande fra en fælles design miljøet.Riviera-PRO giver blandet RTL debugging længe regression testning, timing simulation og elektronisk system niveau (ESL) kontrol.
IEEE 1800, SystemVerilog er en stor udvidelse til Verilog-2001, tilføje væsentlige nye funktioner til Verilog for kontrol, design og syntese.Ekstraudstyr spænder fra simple forbedringer til eksisterende konstruktioner, tilføjelse af nye sprog konstruktioner på optagelse af et komplet objektorienterede paradigme funktioner.Vi ved CVC har været på toppen af førende verifikation teknologier for det sidste halve-en-årti.Vi har for nylig setup et avanceret kontrol miljø for en memory controller bruger SystemVerilog og Aldec s Riviera-PRO.I dette seminar en andel, at anekdote med attendees.Går vi gennem de følgende emner:
Avanceret Verifikation teknikker
Verifikation Arkitekturområdet for Memory controller
Key SystemVerilog funktioner bruges i denne kontrol med kodestykkerne
Skærmbilleder vigtige Riviera-PRO funktioner, der hjalp os i processen
Til at deltage i dette seminar,
skal du bekræfte din registrering ved at sende en email til cvc.training (at) noveldv.com med emnet som CVC_Verif_Aldec Seminar.Angiv venligst også følgende oplysninger i din e-mail.
Navn:
Firmanavn:
Officielle Email ID:
Kontakt nummer:
Sted: CVC Office (stueetagen)
Dato: 23 jul 2008 11:00
Dagsorden: 1 time præsentation på Advanced Verifikation Bruge Aldec efterfulgt af demo
at mange af disse særskilte sproglige evner er blevet integreret i enkelt sprog og er tilgængelige som IEEE-1800-standarden SystemVerilog (SV).SV er klar til at blive valg af DV ingeniører i mange år fremover på grund af den overvældende opbakning fra alle de værktøjer og den større øko-system med kurser, bøger og papirer.
Aldec har været den primære EDA udbyder for forskellige ASIC og FPGA design opgaver for over 24 år nu.Riviera-PRO er en dokumenteret høj ydeevne, mixed-sprog simulation motor med fremskreden debugging værktøjer til ASIC og FPGA design team.Riviera-PRO understøtter VHDL, Verilog, SystemVerilog, SystemC, C / C , PSL og æg påstande fra en fælles design miljøet.Riviera-PRO giver blandet RTL debugging længe regression testning, timing simulation og elektronisk system niveau (ESL) kontrol.
IEEE 1800, SystemVerilog er en stor udvidelse til Verilog-2001, tilføje væsentlige nye funktioner til Verilog for kontrol, design og syntese.Ekstraudstyr spænder fra simple forbedringer til eksisterende konstruktioner, tilføjelse af nye sprog konstruktioner på optagelse af et komplet objektorienterede paradigme funktioner.Vi ved CVC har været på toppen af førende verifikation teknologier for det sidste halve-en-årti.Vi har for nylig setup et avanceret kontrol miljø for en memory controller bruger SystemVerilog og Aldec s Riviera-PRO.I dette seminar en andel, at anekdote med attendees.Går vi gennem de følgende emner:
Avanceret Verifikation teknikker
Verifikation Arkitekturområdet for Memory controller
Key SystemVerilog funktioner bruges i denne kontrol med kodestykkerne
Skærmbilleder vigtige Riviera-PRO funktioner, der hjalp os i processen
Til at deltage i dette seminar,
skal du bekræfte din registrering ved at sende en email til cvc.training (at) noveldv.com med emnet som CVC_Verif_Aldec Seminar.Angiv venligst også følgende oplysninger i din e-mail.
Navn:
Firmanavn:
Officielle Email ID:
Kontakt nummer:
Sted: CVC Office (stueetagen)
Dato: 23 jul 2008 11:00
Dagsorden: 1 time præsentation på Advanced Verifikation Bruge Aldec efterfulgt af demo