C
chandhramohan
Guest
Hej,
Im gør gate niveau timing simulation.Im komme i glitch i PLL ur ud, som kan oversættes til X (i glitch periode), når den passerer gennem ur træ buffere, dette clk med glitch går til CLK Divider flop (ingen tidsplan chk tilføjes CLK divider flops), men stadig flop produktionen og X som følge af glitch.
Designet er i Tapeout fase.
1.I realtid påvirker det funktionelle drift bcoz af små glitch i ur?
2.Er det en normal en og kan undgås i timing simulation ved at tilføje noget sdf kompilere switch?
Tak for dit svar.
Hilsen
Chandra
Im gør gate niveau timing simulation.Im komme i glitch i PLL ur ud, som kan oversættes til X (i glitch periode), når den passerer gennem ur træ buffere, dette clk med glitch går til CLK Divider flop (ingen tidsplan chk tilføjes CLK divider flops), men stadig flop produktionen og X som følge af glitch.
Designet er i Tapeout fase.
1.I realtid påvirker det funktionelle drift bcoz af små glitch i ur?
2.Er det en normal en og kan undgås i timing simulation ved at tilføje noget sdf kompilere switch?
Tak for dit svar.
Hilsen
Chandra