høj hastighed ADC

Y

Yagi

Guest
Hej alle,

Jeg er at designe et 10b 150Msamples/sec med input båndbredde på 200 MHz.Jeg gik gennem IEEE publikationer og fundet følgende papir
"10b 200Msps CMOS parallel rørledning ADC" L.sumanen, HALONEN.

Der er en teknik, der kaldes "dobbelt stikproeveplan rørledning ADC", hvor OTA bruges i både ur faser til at producere den rest.

Jeg har designet tidligere en 10b rørledning ADC arechitectures at kunne prøve det input på 100Mhz, så hvis jeg bruge den samme OTA nu fordobling proeveudtagning architecure effektiv samplinghastigheden vil nu blive 200Msamples/sec.

Jeg er ikke sikker på, hvad der kunne være mulige ulemper med ovennævnte fremgangsmåde for at opnå 200Msamples/sec samplingfrekvensen bortset fra maskinelt spredning i forhold til den Halonen's ADC er nævnt ovenfor.

Lad mig vide, hvad der er den bedste architecure at bruge, hvis jeg søger efter "10b 150Msamples/sec med input båndbredde på 200 MHz".

Tak,
Yagi

 
Hej Sunking,
Mener du bruger en parallel pipelined ADC architecure er en bedre fremgangsmåde.
Hvis ja:

Jeg vil også gerne vide, hvad der kunne være mulige problemer med dobbelt stikproeveplan teknik, hvis vi vil gerne design på 150 eller 200 MHz samplingfrekvensen.Jeg værdsætter alle henvisninger, at tale om disse spørgsmål.

Tak
Yagi

 
forventer
Jeg tænker på det samme spørgsmål som yaqi

hilsen

 
Hey, Jeg er lidt forvirret med det oprindelige spørgsmål, som siger, en samplinghastighed på 150MSPS hvor analog input BW er 250MHz, hvis jeg har forstået det rigtigt.I dont know hvordan analog BW kunne være større end den samplingfrekvens.

Nogen måde, der er flere metoder til at nå målet.Det vil også afhænge af teknologi ur bruger.Det er det samme eller lavere 0.35um CMOS du kunne gå til simple pipelined 1.5bit/2.5bit pr fase arkitektur.Det ene er populære.Hvis teknologien ikke kan opfylde de samme, kan du muligvis nødt til at gå for en høj hastighed arkitekturer (kan Folding interpolering).Men igen du har et krav på 10 bit opløsning.Hvis din analoge indgang er 1Vpp, at beslutningen er ca.1mV som er meget hård, især for S / H.Så du kan blive nødt til at finde nogle arkitekturer der potentielt ikke efterspørgslen S / H (gerne Folding interpolering - FI).Men jeg tror, FI kan ikke give 10bit beslutning med god pålidelighed.Du kan gå gennem følgende refernces for fejlfinding formål.

1.Jun-05, JSSC, "En 16-bit ...", Alfio Zanchi -> for hele systemet: det ene er af SiGe teknologi, men kan give nogle begreber
2.May-05, JSSC -> par papirerPå dobbelt prøvetagning:
Så vidt jeg ved, at dette kræver en ikke-overlaping ur og er et af de bottlenec.

 
Hej Sankudey,

Mange tak for svaret.Jeg er lidt forvirret på din erklæring om dobbelt stikprøver.Hvordan kan ikke-overlappende ur være begrænsning.

Sag 1:
For 100Msps ADC uden dobbelt prøveudtagning,
ur periode Tclk = 10ns; Tclk / 2 = 5ns;

Jeg kan have 0.8ns af nonoverlap perioden dermed effektivt Jeg har 4.2ns for OTA at afvikle.

Sag 2:
Lets overveje 200Msps ADC med dobbelt prøveudtagning,

Tclk = 5ns; Som OTA er anvendt i begge faser, kan jeg stadig har 0.8ns som nonoverlap periode og 4.2ns for at bosætte sig tid til OTA.

Dermed med samme OTA at vi har brugt i Case1 og med parallel kondensator strukturer omkring OTA, kan vi bruge OTA i begge faser for at producere restprodukt.

Hvad kunne være mulige problemer med ovennævnte fremgangsmåde i sag 2 at få 200Msps prøveudtagningsstedet hastighed med 100Msps OTA

Tak
Yagi

 
til Yagi
for eksempel 2
Doudle proeveudtagning tech normalt anvendes i filtre, ΔΣ modulatorer og pipelined ADCs uden fremskynde OTA.Men OTA'srecovering tid kan påvirke fordobling prøvetagningsledningen hastighed.Mens dobbelt stikproeveplan brug for flere kontakter, som kan producere mere fordrejning T / H.

Følgende papirer kan hjælpe u

[1] TC Choi, RW Brodersen, Considerations for højfrekvensroamere
Switched-kondensator Ladder Filtre, IEEE Trans.Kredsløb og systemer, vol..
CAS-27, pp.545 552, juni 1980.
[2] D. Senderowicz, G. Nicollini, S. Pernici, A. Nagari, P. Confalonieri, C.
Dallavalle, lavspændingstype Double-Stikprøveproducenternes Konvertorer, IEEE J. Solid --
State Circuits, vol..32, pp.1907 1909,
december 1997.
[3] S. Bazarjani, M. Snelgrove, A 40 MHz Double-Stikprøveproducenternes SC Bandpass
Modulator, i Proc.IEEE International Symposium on Kredsløb og Sys -
stemerne, 1997, s..73 76.
[4] W. Bright, 8b 75MSample / s 70mWParallel Pipelined ADC Omfattende
Dobbelt Prøveudtagning i 1998 IEEE International Solid-stat Kredsløb CONFER -
Science, Dig.Tech.Pap., S..146 147, 1998.og for ur tilfælde 1, overlapningen periode på uret er meget mindre end 0.8ns, og 4.2ns er nok for OTA til at afgøre, når 1V-Vpp og 100Mhz hastighed.Lagt efter 15 minutter:Til yaqi

Jeg har bemærket, at du læser avisen
"10b 200Msps CMOS parallel rørledning ADC"
og fik forvirret over dobbelt stikprøver.
Selv om jeg tror, T / H 's OTA fungerer ikke i 100Mhz.Papiret er en paralled pipelined ADC, så det har mindst 2 skive pipelined ADC, hvilket betyder, hver skive fungere på 100Mhz.Som et resultat, Dobbelt proeveudtagningsskema T / H er fordoblet belastninger.Denne udfordring designet et parti.

hilsen

 
Hi wsy979,

Thanks a lot for den eksplicitte svar.Jeg tog lang tid at læse disse papirer.Jeg kunne forstå de mulige problemer med at passe på under konstruktion.Men jeg kunne ikke forstå, hvad hastighed og opløsning gøre de begrænser peformance af ADC.Så kan stadig ikke nå frem til en konklusion om, hvad der er den arkitektur, der passer bedst til min specifikationer.

"10b 150MSPS Analog båndbredde = 200 MHz, Imax = 120mA".

Hvad kunne være det bedste valg blandt følgende:

1.Dobbelt Prøveudtagning arkitektur.
2.Parallel pipeline ADC med 2 tid interleaved pipelined ADCs
3.Standard 1.5b/stage Pipeline ADC.
4.Enhver anden.

Referencer for meget høj hastighed og høj opløsning ADC vil være en stor hjælp for mig.

Også jeg har et spørgsmål om din følgende erklæring:

"At yaqi

Jeg har bemærket, at du læser avisen
"10b 200Msps CMOS parallel rørledning ADC"
og fik forvirret over dobbelt stikprøver.
Selv om jeg tror, T / H 's OTA fungerer ikke i 100Mhz.Papiret er en paralled pipelined ADC, så det har mindst 2 skive pipelined ADC, hvilket betyder, hver skive fungere på 100Mhz.Som et resultat, Dobbelt proeveudtagningsskema T / H er fordoblet belastninger.Denne udfordring designet et parti.
"

I papiret han brugte en 4 parallel dobbelt stikproeveplan rørledning ADC, men Dobbelt proeveudtagningsskema T / H vil være belastet med kun en ADC når som helst.Jeg kan forstå, vil der være for mange ure, der vil øge kompleksiteten.Tak for at dele værdifuld information,
Yagi

 
Kære Yaqi
hvad jeg sagde, er forskellige med papir af Bright, han har brugt en s / h for hver skive, men jeg var tænker på kun en s / h for ADC kørsel alle skive.

 
Hi Yagi,
Jeg ved ikke, om du har været gennem henvisninger til højere opløsning ADCs.Jeg har meget få point for at tilføje til ovenstående diskussioner ...

1.Har du checket, om ur teknologi kunne opfylde kravet om 200MSPS selv uden beskæftiger dobbelt stikproeveplan ..... jeg kender nogle af mine venner gør 1.5b pr fase pipelined ADC for 200 MSPS ... de går med simpelt pipelined arkitektur ... . men deres teknologi er 0.25um ... for ur tilfælde 0.35um .....

==> De ting er at hvis du kunne mee alle de andre spec for ADC (ligesom beslutning og dermed DNL / Inl / SNR / SFDR osv. osv.) på sige x-samples/second, derefter ved dobbelt stikproeveplan du sandsynligvis kunne acieve samme spec (kan være lidt forringet) på 2x-samples/second ved at sætte to ADCs sideløbende og går for tid-interleaved ...... kan være, u kunne forudsige ovenfor for ur tech.uden at gøre den fulde opgave, men nogle blokke u allerede har udviklet og nogle flere beregninger .......Der er flere faktorer, der bestemmer arkitekturer, der skal folloed .... Efter min mening, kan du blive nødt til at gå for pipelined (1.5bit eller 3 bit osv. pr satge) og ikke de interleaved ...kan være T / H kræver dobbelt stikproeveplan .... igen, jeg ikke har arbejdet med ikke-overlaping ure ... således kan ikke specificere meget problemerne med det samme ....

Alle de bedste,
sankudey

 
Jeg har allerede undersøgt nogle dobbelt stikprøveteknikker, og gennemført en chip

for 10-bit 200MS / s pipelined ADC for min herre grad.Først og fremmest, dobbelt

prøvetagning (parallel) pipelined ADC er lidt forskellig fra den tid-interleaved dem.

For tidskrævende interleaved type, det kræver flere kanaler at øge totalprøveudtagning

sats, og faktisk det område og magt vil blive forbrugt mere og mere.Men,

det dobbelte proeveudtagning teknik kan ikke kun bruges i S / H, men også i MDAC af hvert

fase med OTA deles med to kanaler.kun omkoblere og hætter skal

øget.Men timingen påvirke vil forringe SFDR og SNDR.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top