Højere hastighed design problem

[mpatel]

Hej, jeg vil bruges til at designe FPGA på 125 til 170 MHz. Nu er spørgsmålet, hvis jeg opgradere design på højere frekvens et sige 900 MHz, hvilken slags krise, jeg har brug for at håndtere? Hvad ville være den kritiske spørgsmål, og hvordan kan jeg løse dem?

 

[Yun Lin]

PCB for høj hastighed IO er kritisk og også io af FPGA er vigtig.

 

[bulx]

Taler om FPGA chip selv, dine komplekse kredsløb (multpltier, store hugorme, barrrel skiftere osv.) vil ikke mødes timing. Du har finde en måde at pipelining dem. På th oplysningsforpligtelser, du kunne have problemer med at opfylde input tider (men kan være din oplysningsforpligtelser er uændret). Dont know, hvis de nuværende FPGA pads kan tage i clock på 900MHz (igen, dit ur kan være interne) Makroskopisk, det skridt ser ud til at være virkelig alt for stort til at opnå med blot en re-run. -B

 

[snake_eyes]

Jeg er enig med BULX, spring fra 100 MHz til 900 MHz er næsten umuligt bare ved at re-sigt, da det faktum, at silicium-teknologi er den samme eller næsten samme. Icreasing frekvens til så meget niveau kan kræve re-design selv nogle arkitektoniske ændringer i designet. Opnåelse 900MHz på FPGA er ikke en meget nem opgave .. Det vil kræve meget forsigtig arkitektoniske udformning af systemet.

 

[funster]

fordi FPGA programmerbare forbindelse har meget lange forsinkelser, så jeg tror, du kan ikke bruge FPGA til at opnå så høj hastighed sige 900MHz. du kan være opmærksom grundplan for at forbedre ovennævnte problem (Læg relaterede logik tæt sammen kan hjælpe). Med venlig hilsen [quote = mpatel] Hej, jeg vil bruges til at designe FPGA på 125 til 170 MHz. Nu er spørgsmålet, hvis jeg opgradere design på højere frekvens et sige 900 MHz, hvilken slags krise, jeg har brug for at håndtere? Hvad ville være den kritiske spørgsmål, og hvordan kan jeg løse dem? [/Quote]