har brug for formel verifikation i FPGA vs ASIC RTL?

[FLEXcertifydll]

I FPGA prototype verifikation, er FPGA netlist nogle forskellige fra ASIC netlist. Det bør tage formel verifikation, hvis der er mismatch, hvordan de skal dække det? Såsom ASIC IP -> FPGA IP .......?

 

[sunms]

Nærmere oplysninger er nødvendig!

 

[tony_taoyh]

Da jeg ved, er Synopsys arbejder på dette spørgsmål med Xilinx ... Formatlity kontrollere mellem FPGA netlist og RTL, så Formality kontrollere mellem ASIC netlist og RTL, efter det, tror jeg, at vi kan sætte "=" mellem ASIC netlist og FPGA netlist med mere selvtillid. Håber hjælpe dig ...

 

[bendrift]

sommetider RTL bør ændres for at passe til FPGA struktur. det er nødt til at tage fomaltiy kontrollere?