HDL-93 HDL-180

[visualart]

Jeg savner den scriptor synthisis de Cusb IP kerne af synopsys.
Kan du hjælpe mig?
Når jeg kører DC, den rapport mange advarsler, som følger:
"Potentielle simulator-syntese mismatch hvis indekset overstiger størrelsen af array. HDL -93"
"Variabel 'a' er ved at blive læst i rutinemæssige ...., men finder ikke sted i timingen kontrol af blok med starter,
skal der. HDL-180"

Hvordan kan jeg behandle med advarsler?

Tia

 

[jkfoo]

For HDL-93 advarsel, hvis du er sikker på, at dit indeks er aldrig vil overstige størrelsen af array erklæret, derefter kan du ignorere denne advarsel.Som for HDL-180, variable eller signal »a« er ikke medtaget i den følsomhed lister,
er du nødt til at fastsætte denne advarsel.I slutningen af dagen, nogen uoverensstemmelse kan fanges ved at køre gate-niveau simulation eller formel verifikation.

 

[visualart]

Thx jkfoo.
Om HDL-93, kan jeg sikre og ignorere dem.

af HDL-180, er de fejl, når jeg skriver som følger:

altid @ (a [0] eller [1])
begynd
b = a
ende
Hvorfor varbile 'a' Kan ikke skrive til »et [] '?

 

[Guest]

visualart wrote:

Thx jkfoo.

Om HDL-93, kan jeg sikre og ignorere dem.af HDL-180, er de fejl, når jeg skriver som følger:altid @ (a [0] eller [1])

begynd

b = a

ende

Hvorfor varbile 'a' Kan ikke skrive til »et [] '?

 

[joe2moon]

> Altid @ (a [0] eller [1])
> Begynder
> B = a;
>
SLUT
Eller kan bare skrive, (For a [1:0] og b [1:0])
altid @ (a)
begynd
b = a;
ende
[Tool vil tjekke længden af variablerne a og b anyway ...]

 

[visualart]

Åh, Thx alle.
Min kode som følger:
reg [10:0] a [3:0];
reg [1:0] b;
reg [15:0] c;
.
.
.
altid @ (a [0] eller [1] eller [2] eller [3])
reg [1:0] x;
begynde x = b;
sagen (x)
.
.
.
default: c = (4'b0, a [x]);
endcase

når jeg kompilere, Det oplys mig ovenstående oplysninger (HDL-180).
Hvorfor?
Hvordan kan jeg ændre det?
Tia

 

[jkfoo]

How about,altid @ (a [0] eller [1] eller [2] eller [3], eller b)

...

 

[visualart]

samme advarsel.HDL-180