help needed-vhdl kode

V

vinodkumar

Guest
hi frns.iam gennemførelse af en algoritme på FPGA.to gøre, så jeg nødt til at konvertere reelle tal som (0,982) osv. til bit_vector eller std_logic_vector.plz hjælpe mig, hvordan man skriver kode til this.or hvis nogen havde denne allerede plz levere.
farvel

 
se dette link
håber det hjælper u
http://www.eda.org/fphdl/

 
Du kan gå gennem floating point arithmatic.Det vil hjælpe dig.Søg efter IEEE 754-standarden.Dette er IEEE standard for floating point arithmatic.Jeg har gennemført med flydende komma-processor bruger samme standard.

 
hej fnd.thanks for at yde tht link.i har hentet de pakker frm thr.iam stand til at få ordentlig simulation.but, når du laver syntese IAM at få problemer for deling.

de fejl, som IAM få IAM indsætter her.

line 2549: Operatør <INVALID OPERATOR> skal have konstant operander eller første operand skal være strøm af 2

Jeg havde aldrig forventet at en sådan fejl, vi får whwn vi r syntese.

plz løse dette også.
farvel

 
Kan du sende den del af din kode.Det vil hjælpe os med pin punkt problemet.Kan fejlen skyldes at bruge "for" loop med en variabel indeks.

 
HI
tak for responses.now jeg har lidt flere problembs jeg nødt til at finde kvadratrod. Jeg har besluttet at bruge CORDIC for this.but jeg nødt til at konvertere de reelle at std_logic som er i IEEE 754 for this.so jeg kom til mit samme ældre pb . ellers en anden måde at finde sqrt af reelle antal, som er synthesizable.

tak på forhånd

 
Hej friends.iam bruger det faste-punkt format ieee_proposed biblioteket indsendt af de ældre mail.i er færdig med halvdelen af mine project.i vil behovet for at udføre de firkantede root.i har besluttet at bruge cordic men det kræver andet format, plz foreslår måder at gøre det.

tak på forhånd.
farvel.
Vinod.

 
hi nardo520:
før du bruger denne pakke plz se, at det ikke er syntese, er det kun simultable.problem er der med division operatør synthsis.

farvel

 
Jeg tror, det floating point-værdier er ikke synthesizable endnu simulatable.How det gennemføres på en FPGA.
så lad mig det vide, er der nogen metode, som jeg selv kan fremstille det floating point-værdier ..

skål

 
hej

gå til fast punkt gennemførelse .........
u wont står noget problem i syntese

 
I tilfælde ønsker vi at gennemføre den logaritmiske værdier og bruger floating point-værdier i vhdl og gennemføre på sættet, så hvordan du bruger flydende komma values.Is der nogen metode?

 
hej nandhika,
tak for svar.
Jeg brugte tidligere faste pt.så THT jeg vil få mindre HW.i fik pb.til syntese når IAM gør for division, gjorde jeg håber u ikke forsøge this.if dig og ikke fik sny problem, vil jeg maile dig den fejl, som jeg fik.
plz svare til dette

farvel.

 
hi vinod

faktisk vi bruger faste punkt repræsentation i vores projekter .......

ok lad mig vide, om u nyde noget problem, jeg vil gøre mit bedste for at hjælpe u

 
Hi nandhika
den fejl, som jeg fik, når IAM gør syntese er operand skal være flere af 2.otherwise Xilinx ISE kan ikke gøre syntese.

farvel.

 
Som syntese software er jer bruger?De fleste synthesizere understøtter ikke fuld heltalsdivision eller flydende komma i HDL, fordi disse ting er meget stor og langsom i dagens FPGA'er.Dog kan disse ting skal indgå i din udviklingsværktøjer som optimeret bibliotek moduler eller støbekerner.Same for logaritme og kvadratrod.Se dokumentationen.

 
Hi nandhika
IAM hjælp Xilinx ISE 9,1 i.now IAM bruge ip til min algoritme implemenatation efter at have gennemgået doccs.
farvel

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top