Hi

[vsrpkumar]

Hej
Jeg har doubt.In min ASIC-design, jeg fik til opgave at nogle eksterne porte skal tilsluttes gennem io.v.What er den nøjagtige betydning af this.I am begiiner i ASIC design.I fik at vide i min virksomhed, at det vil tilsluttet IO af cell.What gør det mean.Thanking du
VSRPKUMAR

 

[semiconductorman]

Hey Kumar,
Når du tænker på en ASIC-chip, der er 2 dele, der skal betragtes
* Core
* I / O-pads
Kerne består af logik til at udføre, hvad der nogensinde din chip funktionalitet.Genrally arbejder på en lavere spænding (typisk 3,3 V eller 1,2 V) for at spare strøm.
Jeg / O-pads bruges til at forbinde det centrale til den eksterne ben.Grunden til, at dette skal der ikke kan være værdsat, hvis du bare tænker på den belastning, at disse behov for at køre.Disse celler typicallly køre på highet spænding.Lad mig vide, hvis du har brug for mere info

 

[vsrpkumar]

Giv mig nogle mere explanation.If u har ethvert dokument, bedes du upload.Thanking

 

[p_shinde]

ya mere forklaring eller ethvert dokument explanining ville blive værdsat fra begineers ligesom os.

Jeg vil gerne tilføje op til Q, at når vi importerer et design i SOC Encounter, vi får 3 ting

Top Module
Kerne
Hard Makroer

først og fremmest, hvad r disse, får vi lthese 3 ting, hvad kan de verilog synth-fil ?????

tak på forhånd,
Prasad

 

[semiconductorman]

Desværre jeg donot i øjeblikket har et dokument, som jeg kan dele med jer, men lad mig prøve at sætte mere info til dette.
Når man tænker på ethvert design, der skal monteres på en ASIC.Du vil have
Top modul -> Det ville være RTL logik, som du fremstillede.
I / O-klodser -> Nødvendig fordi pin ud af chips har enorme kapacitans og de små transistorer i din logiske gates, vil ikke være i stand til at føre sådanne store belastninger.Så hvad er almindeligt brugt, er en kaskade af buffere til at drive denne (buffere med stigende størrelser er forbundet i serie), der ville drive den ydre verden ben.
Hard makroer -> Der vil være dele af mønstre, som du ikke vil blive syntetisere (for eksempel - hukommelsen blok, analog / RF-blok, sælger IP osv.) vil du ikke have nogen RTL for disse, men hardmarcos leveres til dig direkte.

Du vil være i stand til at få mere information om disse ved at bruge nogen af de grundlæggende ASIC-bøger.

 

[p_shinde]

semiconductorman kan jeg få din e-mail-adresse, hvis muligt.et af de spørgsmål, jeg har til SOC Encounter er, at gøre hver gang, vi er nødt til at placere dem Hard makroer i denne kerne, er, at formålet med vores design?

og hvordan man kan afgøre, hvilke hårde makro vil blive placeret øverst, nederst placering???så hvad med bløde makroer?

venter nemlig ur e-mail-adresse også.

Takke Dem,
Prasad Shinde

 

[vsrpkumar]

Please post svaret,
Så jeg også kan kow.Thanking du
VSRPKUMAR

 

[semiconductorman]

Hmm ...Jeg vil prøve at gøre dette så kort som muligt.Du kode RTL, kontrollere, at det funktionelt er korrekt sikre dig i stand til at gøre syntese uden nogen advarsler / errors => vola ...du har dine bløde makro klar.Desværre er dette ikke, hvor tæt den endelige silicium ...afterall alt du behøver er et stykke RTL.Du nødt til at gøre dette til silicium, som indebærer kortlægning dit design til et bibliotek routing dit design (routing -> proces, hvor alle dine forbindelser b / w standard celler er færdig), power routing (rutning magt VDD og vss til alle celler), CLK routing etc ...Så kan du planlægger at sende dit desing til støberi for at få din silicium ..det endelige produkt!.

Nu vil der være visse dele af designet, at du ikke design, men køber fra en eller anden anden ..nu er denne fyr vil sige, at han ikke ønsker at dele sine RTL design (ellers kan du ganske enkelt kopi af hele design

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

), Så han giver dig en hardmacro, der er ....for eksempel hvis du køber sige et USB I / P fra nogle eksterne leverandør ..Han vil fortælle dig, at han har et design på dette bibliotek, der tager så x størrelsen af området, er y antal ben.du kan gå videre og tage hele design som hårdt makro.Resten af designet er dit, så du har frihed til at placere std.celler, der udgør dit design, hvor du ønsker det, forudsat at de opfylder de opsætning og holde ligninger (slacks).Men da du ikke forstår slacks af hardmacro du er tvunget til at holde hele designet uden at forstyrres placering.Din kerne kommer til at bestå af den logik, du har skabt, og også den hardmacros, at du giver dig det endelige produkt.

Hvor du skal placere din hardmacros er en dicission taget Durning gulv-planen fase af dit design.

Du er nødt til at forstå, at for at det endelige produkt til at arbejde for hardmacro og dit design bør interface ordentligt, der er hensigten med en back-end designer.

################################################## ###############
Du kan sende mig en personlig mail, ved at klikke på semiconductorman, der vises på venstre side (lige over jpg billede) i dette indlæg.Jeg vil svare Dem, og så vil mange andre knowledgable medlemmer af denne gruppe at sende personlige e-mails vil virke mod hensigten med dette forum.

 

[vikadik]

Thats a wonderful forklaring.Tak Semiconductor mand.