High-Order Sigma Delta (til DAC) eller EF Sigma-Delta

[electronrancher]

Emnet er Error-Feedback Sigma Delta, det er en temmelig imponerende topologi, men jeg kan ikke få én arbejdsdag! http://web.engr.oregonstate.edu/ ~ kpeter / int_conv.html Hans teori er, at hvis du har en L-th for sigma delta loop, fejlen feedback-konfiguration er stabil, når adder Kæden er L 1 bit bred. Jeg synes, det er ikke tilfældet. Brug vilkårlig rækkefølge sigma delta (jeg prøvede 2, 3 og 4. orden) er det forholdsvis let at eksplodere løkken. Faktisk fejlen feedback-konfiguration for mange input er slet ikke stabil - jeg tænkte på om nogen med succes har implementeret enten en 4. ordens digitalt loop eller pålæg, fejl-feedback-sløjfe. Min transfer funktioner er som følger (jeg vil forkorte z-3 betyder z ^ -3) Anden ordens: H (z) = 2 * z-1 - z-2 tredje orden: H (z) = 3 * z-1 - 3 * z-2 + z-3 Fjerde Order: H (z) = 4 * z-1 - 6 * z-2 + 4 * z-3 - z-4 Temmelig strightforward - nogen arbejdet med disse emner?

 

[borodenkov]

Først og fremmest har jeg ikke arbejdet med fejl-feedback SD DAC, jeg tjener kun SD ADC, der er en anden historie .. Men jeg læste dette papir - de ideer, synes at være temmelig ligetil. Du bruger LTH for differentiator for EF løkke. Forfatterne også bruge 4. ordens differentiator i eksemplet # 1. For hvilke indgange har du fået den ustabile konfiguration?? Et andet spørgsmål er - hvordan har du simulere det (Shreier pakke til Matlab eller SMTH ellers?). Skriv mere om din simuleringer - måske jeg vil være i stand til at give dig nogle forslag ..

 

[farrokhiyan]

Hej, er jeg også designe et 2. ordens EF struktur ved VHDL. Jeg har læst Peter teori og jeg er enig med dig. Jeg er ikke sikker endnu. Strukturen addere viser overflow, men jeg har ingen idé om stabilitet. Jeg er i tvivl om min korrekte design.