hjælp: bus funktionelle RAM model

[umairsiddiqui]

skal bare have en god og simpel bus funktionelle ram model,
Jeg forsøgte mig selv, og skrev koden nedenfor, jeg donot behovet timing nøjagtig model,
blot kræver, at der bør være en data bus (inout), støtte async læse og
sync skrivehandling - jeg ville hjælpe mig meget, hvis model kan initialisere sig selv
fra fil og dump dens indhold ... ThankYou ...

Code:-------------------------------------------------- -------------------------

vcom-arbejde arbejde -93-eksplicitte-source D: / final_project/current/sim3/ram.vhd

Model Technology ModelSim XE II vcom 5.7g Compiler 2003.10 oktober 13 2003

- Loading pakke standard

- Loading pakke std_logic_1164

- Loading pakke std_logic_arith

- Loading pakke std_logic_unsigned

- Loading pakke textio

- Loading pakke std_logic_textio

- Compiling enhed ram

- Compiling arkitektur sim RAM

###### D: / final_project/current/sim3/ram.vhd (63): læst (L => line_buf, værdi => adresse);** Fejl: D: / final_project/current/sim3/ram.vhd (63): Prefix af indeks skal være et array.

###### D: / final_project/current/sim3/ram.vhd (67): læst (L => line_buf, værdi => sep);** Fejl: D: / final_project/current/sim3/ram.vhd (67): Prefix af indeks skal være et array.

###### D: / final_project/current/sim3/ram.vhd (68): læst (L => line_buf, værdi => data);** Fejl: D: / final_project/current/sim3/ram.vhd (68): Prefix af indeks skal være et array.

###### D: / final_project/current/sim3/ram.vhd (96): skriv (L => line_buf, værdi => heltal '(adresse));** Fejl: D: / final_project/current/sim3/ram.vhd (96): Prefix af indeks skal være et array.

###### D: / final_project/current/sim3/ram.vhd (97): skriv (L => line_buf, værdi => karakter «(SEP));** Fejl: D: / final_project/current/sim3/ram.vhd (97): Prefix af indeks skal være et array.

###### D: / final_project/current/sim3/ram.vhd (98): skriv (L => line_buf, værdi => std_logic_vector "(data));** Fejl: D: / final_project/current/sim3/ram.vhd (98): Prefix af indeks skal være et array.

###### D: / final_project/current/sim3/ram.vhd (123): udgangen sim;** Fejl: D: / final_project/current/sim3/ram.vhd (123): VHDL Compiler udsejlingsdato

 

[nand_gates]

Hej,
Du er nødt til at hjælpe ur selvstændig!Husk, at VHDL er en stærkt typebestemmes
sprog.I ur-kode, du har declaire læse og skrive som signaler ændre dem
til read_mem og write_mem i overensstemmelse hermed.Det er en lærestreg for dig "ikke at bruge
haves funktion navne nemlig læse og skrive som ur signal navne!
Prøv hårdt og alle de fejl vil gå.Hvis jeg ikke vil rette dem og post det her!
Håber det er fint med dig ...