[hjælp] Design lav ron Power MOSFET i standard CMOS?

[skjian]

Jeg fik et problem i en LDO design med standard CMOS.
Jeg bruger pmosfet som pass transistor, men RON er for stor, selv anvender jeg en enorm w / L-forhold.
Frafaldet spænding stige betydeligt med belastningsstrøm.
Er der nogen måde at impliment en lav ron PMOS som pass transistor?

 

[gevy]

For eksempel det Bagporten kontrol af magten MOSFET, med andre ord er det nødvendigt at forbinde NWELL af magt PMOS transistor til individuelle spændingskilde, som nedenfor end spænding af magten PMOS transistor kilde.

 

[skjian]

Hej!gevy,

Tak for din hjælp.Jeg er stadig ikke klar over Bagporten bias spørgsmål, såsom bias niveau og kilden til Bagporten lækage kontrol.Kan du forklare en lille smule eller enhver henvisning anbefales til dette emne? Tak!

 

[huojinsi]

Ikke kun af RDS (on) er forhold til ur-design drift punkt, men vigtigst af det afhænger af processen.For ur fremstillingsprocessen, nå måske Rds (on) cann't i min.på betingelse af ur-design spec.

 

[skjian]

ok.Jeg vil forsøge at trade-off mellem design og specifikationer.
Under alle omstændigheder stadig spekulerer omkring Bagporten design spørgsmål, enhver henvisning til undersøgelse?

 

[Evi]

Nå, i LDO du kan ikke farve backgate meget lavere end den kilde, otherwice kilden udbredelsen diode vil blive frem-partiske.Ron bør være omvendt proportional med det skærmformat W / L, så jeg forstår ikke, hvorfor du ikke kan opnå lav Ron ved at øge W / L-forholdet.Der kan være en fange i modellen - undertiden NRD og NRS parametre (som afgør modstand kilde og dræn kontakter) er ikke indstillet korrekt i Netlist eller i modellen, og i dette tilfælde Ron vil forblive høj uanset W / L.At kontrollere, om dette er dit problem, prøv at bryde du passerer PMOS i flere enheder at holde den samme overordnede W / L og se om du får lavere Ron, og hvis du gør så er det en indikation af, at der er et problem med NRD / NRS.

 

[nickoo]

ingen måde, men big big big w / l mos, kan du finde den store store mos i chippen, at besætte alle de 9 / 10-området i hele chip

 

[jutek]

skjian skrev:

Under alle omstændigheder stadig spekulerer omkring Bagporten design spørgsmål, enhver henvisning til undersøgelse?

 

[marshel]

hi skjian
Du kan prøve de tre metoder.
1.Frem påvirke souce at størstedelen spænding af magt PMOS, for eksempel brug Schotty diode.
2.Brug en lav tærskel spænding magt PMOS.
3.Check det minimum udgangsspænding af bufferen fase før magt PMOS, hvis den buffer kan produktionen lavere spænding, kan du få en lavere frafald spænding.