E
Ethan
Guest
Hej alle,
Jeg har sendt denne besked på "Analog Circuit udpeget Board".Men ingen svarede hidtil.Kan nogen give en instruktion om dette?Tak.
Jeg er studerende og lige nu ønsker at kopiere en SW design fra et IEEE tidsskrift for et projekt.Den skematiske (bmp-fil) er vedlagt i dette indlæg (undskyld jeg ikke ved, hvordan man direkte efter det, så jeg bruger den vedhæftede fil).
Da jeg ikke har så meget erfaring, jeg har brug for din hjælp til at interprete dette design.Først vil jeg kort introducere denne forstærker, før jeg går ind i det.
De har brugt denne opamp til fornuft underlag støj med en indgang forbinder det substrat gennem store MOS-cap og en anden indgang forbinder det stille jorden.Den tidligere design (fra en anden gruppe), der anvendes 0,5 mikron teknologi med 3,0 V forsyning, forbrug 100mW.Den nuværende IEEE papir design anvendes 0,35 mikron teknologi.Disse to skemaer var identisk.Jeg har lavet nogle kommentarer baseret på min forstået og listen som følgende.Du er velkommen til at kommentere dem og give mig nogle råd.Jeg er også bruge 0,35 mikron og 3.3v strømforsyning.
1.Disse to grupper viste det bredbånds-forstærker og har båndbredde fra 100 kHz til 1 GHz.Grunden til det er bredbånds, jeg synes, det er den nuværende tilstand forstærker, da dets indgangsimpedans er lav (1/gm5 eller 1/gm7), og også dens ouput impedans er også lav (1/gm10 = 50ohms, eller 1/gm11) .Men hvis det er aktuelle tilstand forstærker, bør den forstand aktuelle input, men tilsyneladende, at store MOS-cap forstand substrat støj spænding, ingen støj nuværende, Hvorfor?Måske tager jeg fejl.
2.Biasing del:
Jeg har sat M9 filial og M8 filial 20uA hver, og M14 filial 10uA da jeg tror, M14 filial er kun bruges til påvirke låge i M5 og M7.Jeg ved, at der er feedback mellem M13 og M14, og både M13 og M14 bruge til bias porte M5 og M7.Men jeg ved ikke, hvordan man skal fortolke det og føler svært at indstille node spænding på indgangen M14.
Hvor stor DC spænding porte M5, M7 og M14 bør jeg få?Lige nu er jeg satte den på 1.8-2.0V i mellem at lade to PMOS M8 og M9 (nuværende spejl) med samme Vds.Har jeg ret?3.Power-Forbrug:
I den tidligere papir (0,5 micron, 3,0 V forsyning, 100mW, så de nuværende i alt vil blive 33.3mA), men hvis vi ser på outputtet tidspunkt (da den skal matche den 50ohms sonden), den 1/gm10 eller 1/gm11 bør være 50 ohm også, så den samlede impedans på filial M10 og M11 med sonde forbundet vil blive 100ohms.Så kun den udgående etape vil forbruge 3.0v/100ohms = 30mA, hvilket er næsten 33.3mA???
Så hvis jeg M3 filial med 40uA og andre er 20uA hver undtagen output stadier, er at doable?
4.VDD-GND og Input etape:
Hvis jeg bruger 0,35 um teknologi med 3,3 V strømforsyning, kan jeg sætte VDD = 3,3 V og Vss = 0 V, eller VDD = 1,65 V og Vss =- 1.65V?Lige nu, vælger jeg det foregående tilfælde, da dette er relateret til input fase påvirke og jeg troede jeg skulle fastsættes visse spænding ved porten til M1 og M2 for at lade M1 og M2 og også M3 i mætning.Lige nu, jeg porten spændinger i M1 og M2 på 1.5-2.5v i mellem (ikke nagle det endnu).Kan jeg?
5.Resistor belastninger:
Jeg troede, hvorfor de tog modstande som last, er der to grunde.Den ene er, at de ikke ønsker at opnå en høj gevinst med relativey lav udgangsimpedans af første etape.Da de viste i deres papirer, det kun har 3dB vinde fra 100 kHz til 1 GHz.Den anden grund er, at der ikke er nogen parasitære kapacitans i stedet for MOSFET belastning, så de kan skubbe pol til den højde frekvens til at opnå en høj båndbredde.Har jeg ret?Hvad er princippet med design af resistor belastning?
6.Output etape:
Hvordan kan jeg vælge MOSFET af kilden tilhænger af output stage?Bare beregne at opnå 1/gm = 50 ohm?
Jeg sætter pris på jeres kommentarer og hjælp.
God weekend.
Ethan
Beklager, men du skal logge ind for at se denne vedhæftede fil
Jeg har sendt denne besked på "Analog Circuit udpeget Board".Men ingen svarede hidtil.Kan nogen give en instruktion om dette?Tak.
Jeg er studerende og lige nu ønsker at kopiere en SW design fra et IEEE tidsskrift for et projekt.Den skematiske (bmp-fil) er vedlagt i dette indlæg (undskyld jeg ikke ved, hvordan man direkte efter det, så jeg bruger den vedhæftede fil).
Da jeg ikke har så meget erfaring, jeg har brug for din hjælp til at interprete dette design.Først vil jeg kort introducere denne forstærker, før jeg går ind i det.
De har brugt denne opamp til fornuft underlag støj med en indgang forbinder det substrat gennem store MOS-cap og en anden indgang forbinder det stille jorden.Den tidligere design (fra en anden gruppe), der anvendes 0,5 mikron teknologi med 3,0 V forsyning, forbrug 100mW.Den nuværende IEEE papir design anvendes 0,35 mikron teknologi.Disse to skemaer var identisk.Jeg har lavet nogle kommentarer baseret på min forstået og listen som følgende.Du er velkommen til at kommentere dem og give mig nogle råd.Jeg er også bruge 0,35 mikron og 3.3v strømforsyning.
1.Disse to grupper viste det bredbånds-forstærker og har båndbredde fra 100 kHz til 1 GHz.Grunden til det er bredbånds, jeg synes, det er den nuværende tilstand forstærker, da dets indgangsimpedans er lav (1/gm5 eller 1/gm7), og også dens ouput impedans er også lav (1/gm10 = 50ohms, eller 1/gm11) .Men hvis det er aktuelle tilstand forstærker, bør den forstand aktuelle input, men tilsyneladende, at store MOS-cap forstand substrat støj spænding, ingen støj nuværende, Hvorfor?Måske tager jeg fejl.
2.Biasing del:
Jeg har sat M9 filial og M8 filial 20uA hver, og M14 filial 10uA da jeg tror, M14 filial er kun bruges til påvirke låge i M5 og M7.Jeg ved, at der er feedback mellem M13 og M14, og både M13 og M14 bruge til bias porte M5 og M7.Men jeg ved ikke, hvordan man skal fortolke det og føler svært at indstille node spænding på indgangen M14.
Hvor stor DC spænding porte M5, M7 og M14 bør jeg få?Lige nu er jeg satte den på 1.8-2.0V i mellem at lade to PMOS M8 og M9 (nuværende spejl) med samme Vds.Har jeg ret?3.Power-Forbrug:
I den tidligere papir (0,5 micron, 3,0 V forsyning, 100mW, så de nuværende i alt vil blive 33.3mA), men hvis vi ser på outputtet tidspunkt (da den skal matche den 50ohms sonden), den 1/gm10 eller 1/gm11 bør være 50 ohm også, så den samlede impedans på filial M10 og M11 med sonde forbundet vil blive 100ohms.Så kun den udgående etape vil forbruge 3.0v/100ohms = 30mA, hvilket er næsten 33.3mA???
Så hvis jeg M3 filial med 40uA og andre er 20uA hver undtagen output stadier, er at doable?
4.VDD-GND og Input etape:
Hvis jeg bruger 0,35 um teknologi med 3,3 V strømforsyning, kan jeg sætte VDD = 3,3 V og Vss = 0 V, eller VDD = 1,65 V og Vss =- 1.65V?Lige nu, vælger jeg det foregående tilfælde, da dette er relateret til input fase påvirke og jeg troede jeg skulle fastsættes visse spænding ved porten til M1 og M2 for at lade M1 og M2 og også M3 i mætning.Lige nu, jeg porten spændinger i M1 og M2 på 1.5-2.5v i mellem (ikke nagle det endnu).Kan jeg?
5.Resistor belastninger:
Jeg troede, hvorfor de tog modstande som last, er der to grunde.Den ene er, at de ikke ønsker at opnå en høj gevinst med relativey lav udgangsimpedans af første etape.Da de viste i deres papirer, det kun har 3dB vinde fra 100 kHz til 1 GHz.Den anden grund er, at der ikke er nogen parasitære kapacitans i stedet for MOSFET belastning, så de kan skubbe pol til den højde frekvens til at opnå en høj båndbredde.Har jeg ret?Hvad er princippet med design af resistor belastning?
6.Output etape:
Hvordan kan jeg vælge MOSFET af kilden tilhænger af output stage?Bare beregne at opnå 1/gm = 50 ohm?
Jeg sætter pris på jeres kommentarer og hjælp.
God weekend.
Ethan
Beklager, men du skal logge ind for at se denne vedhæftede fil