Hjælp plz: Sådan HOLD celle og forhindrer at det er optimeret?

[Alfred_zhang]

Hej, tak for din opmærksomhed. Ved du, hvordan du holder en vis logik og forhindre det i at blive optimeret ved XST? For eksempel, som jeg ønsker at udsætte CLK ved at tilføje to ekstra NOT gate. Sådan at holde de to NOT gate? Og hvor og hvordan man kan se syntetisere resultatet for at sikre disse celler er ikke optimeret af værktøjet? Thanks

 

[echo47]

Prøv "beholde" tvang. Dette virker i ISE 9.1.03i med Spartan-3:

 modul top (ind, ud), input til, (* KEEP = "TRUE" *) ledning [06:00] forsinkelse; / / flere forsinkelser output ud; tildele {out, forsinkelse} = ~ {forsinkelse i}; endmodule

Hvis jeg bruger buffere i stedet for at invertere, XST optimerer dem væk på trods af KEEP begrænsning. Måske en XST bug. Jeg bruger FPGA Editor til at se layoutet for at være sikker på de elementer, der ikke er blevet optimeret væk. Forsinke en FPGA ur med porte lyde tvivlsomme. Du har ikke meget kontrol over forsinkelsestiden.

 

[Alfred_zhang]

Tak, Echo47! Jeg vil lave en prøve på din måde. og jeg finder, at måske det primitive IDELAY er nyttigt også. For at se netlist nødt til at vente, indtil PAR komplet?

 

[echo47]

IDELAY kan være meget handy. Det er helt sikkert mere forudsigeligt end gate / routing forsinkelser. Ja, jeg bruger FPGA Editor til at se de dirigeres chippen efter PAR færdig. Jeg har ikke prøvet at se nogen mellemliggende filer. Jeg regnede de måske ikke alle de optimeringer. Jeg er ikke sikker, selv om.

 

[Alfred_zhang]

Hej, Echo47: jeg gal en prøve i din "beholde" måde, det er OK. Den invertere ikke blevet optimeret. Jeg fonud at påberåbe sig "generere indlæg syntetisere simulere modul" vil generere en netlist fil (*. v), her kan vi se syntetisere resultaterne. og i min prøve, har inverteren ikke blive optimeret i følge kortet / PAR processen. Af retters er udsigt *. NCD fil den bedste måde at sørge for. Lærte en masse efter u. Tak og venlig hilsen!