Hjælp reagrding decimering FIR på FPGA

[haneet]

hello frndz,

Jeg forsøger at skrive en verilog kode for decimering FIR filter.Kan any1 fortælle mig, hvordan kan vi vælge koefficienter?

Jeg har se en hardware struktur, hvor Input er fodret med en demux med at vælge linje som modulo imødegå og produktion af demux er forbundet med rom hver især har en lige og ulige adskilt koefficienter.(Jeg håber, jeg har gjort tingene klar)

Jeg forstår, at de koefficienter skal opbevares i Rom, men resten er ikke rigtig hjælpe til.

tak,

Haneet

 

[radar08]

hej

de fir koefficienter er besluttet af faktorer listen nedenfor:
1.sample rate;
2.båndbredde på forventede signal;
3.decimering faktor

Du kan få nogle oplysninger fra GC1012a.pdf der er en brugervejledning for GC1012.

GC1012 er en speciel DDC (Digital Down Converter) chip.