Hjælp til Alle Digital FM Receiver

R

reyge

Guest
Hi guys, im prøver at følge og gennemføre de specs af en alle digitale FM-modtager præsenteres i dette link:

http://www.ie.u-ryukyu.ac.jp/ ~ wada/design05/spec_e.html

im skønt at gøre PLL og jeg dont kende hvis im gøre det rigtige ..produktionen af mit loop filter (den ene efter den forstærkende) er en bølge meget gerne produktionen af multiplikator.Jeg forsøgte med input og reference signal at være i fase, og 180 ud af fase og samme frekvens, men produktionen af loop filter er stadig en bølge ...Bør ikke loop filter ville ikke tillade, at den høje frekvens at passere?Bør ikke er output bare en DC-værdi?

Jeg har virkelig brug for hjælp.tak.

 
The Loop filteret ikke væsentligt dæmper høje frekvenser, men det forstærker lave frekvenser, som 16 gange.Måske det er det du ser.

Følgende Lavpasfilter fase bør fjerne de høje frekvenser.

 
Ohh ...hvordan kan du vide, at løkken filter forstærker de lave frekvenser ved 16x?Hvis det kun forstærker det lavfrekvente, hvordan produktionen af loop filter styre NCO?

tak for svar.

 
Den 15/16 tilbagemelding giver den lavfrekvente gevinst.
Ved inspektion af figur 2, ved steady-state: d (t) = C (t) 15/16 * d (t)
At omarrangerer til: d (t) = 16 * C (t)
Jeg simuleret det i MATLAB bare for at være sikker.

Den lave frekvens signal d (t) er de oplysninger, du forsøger at opdage.I Figur 2 ser du, at d (t) modulerer NCO (at opretholde loop-lås), og det passerer gennem lavpasfilter (for at fjerne de resterende højfrekvente junk).

 
Hvordan d (t) graduere NCO?Hvordan dividere d (t), som igen har stadig en høj frekvens komponenter ændre frekvensen af NCO?Jeg er forvirret i denne del.

tak

 
I figur 2, d (t) ledning fra Loop Filter til NCO blokere modulerer NCO frekvens.Denne tråd er "input"-signal i figur 3.Figur 3 beskriver de indre funktioner i NCO.Det er en fase akkumulator type frekvens synthesizer.

Please clarify "dividere d (t)".Jeg kan ikke se nogen divider.

 
i figur 5, d (t) er tilsluttet til en forstærker diagram med en 1 / 1024 etiketten og tilsluttede derefter til den fase akkumulatoren

 
Ok, jeg ser den 1 / 1024 nu.Ja, der blokerer reducerer amplituden af d (t), så det bidrager til at fastsætte løkken gevinst.

Gøre tingene giver mening nu, eller er jeg stadig ikke fatte dit spørgsmål?

 
Hvordan begrænse amplituden af d (t) (som er en bølge) bidrager til den relevante fase akkumulator?Hvis to signaler er allerede 90 grader ude af fase, så er der ikke behov for at justere akkumulatoren ret?Så tænkte jeg, hvis jeg tilslutter en input og ref signal, der er 90 grader ude af fase, d (t) skal være lig med nul, således at dommeren signalet ikke længere vil ændre sig.Men når jeg simulerede det, d (t) ikke gå til nul.What am I missing?Tilføjes efter 1 timer 10 minutter:echo47 skrev:

Den 15/16 tilbagemelding giver den lavfrekvente gevinst.

Ved inspektion af figur 2, ved steady-state: d (t) = C (t) 15/16 * d (t)

At omarrangerer til: d (t) = 16 * C (t)

 
I figur 2, når de i (t) og ref (t) er 90 grader ude af fase, så c (t) og d (t) skal have en gennemsnitlig værdi på nul.(Hvis det ikke er nul, så noget er brudt.) Du vil også se højfrekvent komponent, men prøv at ignorere det.Den vigtigste faktor er det signal gennemsnitlige værdi.

I figur 3, se dig "input OFFSET".Dette beløb styrer befalingsmænd frekvens.Hvis du tvinger "input" eller d (t) til nul, så NCO frekvens bør ligge tæt på centrum frekvensen af din FM-indgangssignal i (t).

"Desuden bør d (t) = C (t) 15/16 * d (t) d (t) = C (t) 15/16 * d (t-1)?"
Ja, men det ødelægger algebraisk forenkling.Jeg blot antaget meget lav frekvens eller DC, hvor d (t) cirka lig med d (t-1).Jeg formoder, "steady-state" var det forkerte ord.

 
så gennemsnittet af c (t) og d (t) tjener som en "input" til NCO ret?men hvordan gør deling af 1024 afkast gennemsnittet, og de relevante input til NCO?

tak.

 
Der er ingen gennemsnit kredsløb.Den 1 / 1024 etape blot hjælper med til at indstille sløjfe gevinst.

d (t) er den frekvens kontrol input til NCO.Dette signal indeholder både højfrekvente og lavfrekvente komponenter.Begge komponenter modulere NCO, men den højfrekvente komponent har relativ lille effekt på den samlede system opførsel, det blot giver nogle NCO frekvens jitter.Lavfrekvent element er vigtigt, fordi det er det i sidste ende går gennem lavpasfilter i figur 2.

 
ei hvad hvis jeg bruger en anden prøvetagningshyppigheden og en anden bærefrekvens for FM-signalet, vil udformningen stadig arbejde?

tak for det tidligere svar ..mere eller mindre im allerede få den idé ..hvis d (t) vil blive delt med 1024 (eller højre bitskift med 10), og hvis der er 12 bits, så er vi kun at få de 2 MSB's?Har jeg ret?ærligt, im forveksles med den notation <12, -6, t> ..Lagt efter 1 timer 24 minutter:Også tilfældet, hvordan en beregning for 1 / 1024 etape?Jeg mener, hvordan har forfatteren ved, at det er 1 / 1024?er dette også for løkke stabilitet?så jeg er nødt til at få en overførsel funktion?

 
Hvis du holder samme forhold mellem prøvetagningshyppigheden og FM bærefrekvens, så konstruktionen bør fortsætte med at arbejde uden ændringer.Husk på, at ændre prøven frekvens ændrer også grænsefrekvens frekvenser af filtrene.

Hvis du ændrer frekvensen forholdet noget, så skal du også nødt til at ændre 0,0625 værdi, der angiver NCO midterfrekvens.Denne værdi er dybest set den tuning knappen på dit FM-radio.Hvis du ændrer frekvensen forholdet dramatisk, så du kan være nødvendigt at ændre de filtre, og måske justere nogle af de aritmetiske at undgå overløb eller underflow.Jeg er ikke helt sikker på om disse oplysninger uden at undersøge hele systemet.

Den <x,x,x> fast punkt notation er forvirrende!

The 1 / 1024 etape ikke smide bits, det blot ændrer den formodede position for decimaltegnet.Mærke til, hvordan jeg har tilpasset decimaler:
Kode:

d (t) SXXXX.XXXXXXX <12,4, t>

d (t) * 1 / 1024 s.sssssSXXXXXXXXXXX <12, -6, t> 's' er en stiltiende tegn smule

0,0625 .000100000000000000 <18,0, u>

NCO kontrol =. XXXXXXXXXXXXXXXXXX <18,0, u>
 
oh thats ok.du hjælpe en masse ...

Jeg var i stand til at gennemføre PLL men da jeg stadig dont forstå 1 / 1024 etape og det faste punkt notationer, jeg foretaget nogle justeringer ...på et tidspunkt notationer ikke sagen meget, da den måde, de bliver behandlet i operationer, er de samme.Jeg tænkte bare på dem som middel til at minimere eller maksimere effekten af en bestemt signal (meget gerne forstærke eller svække for passende loop gevinst).anyway, min NCO er 256 ved 8k rom, så min akkumulator kun udgange 8 bit i stedet for 11.Jeg brød sig ikke om den notation og lige tænkt på det som at have værdier fra 0 til 255.

så for nemheds skyld, jeg netop får de 8 mest betydningsfulde bits af produktionen af løkken filteret (d (t) i figure2), og brugte det som et input til NCO (kan kalde det A).

Jeg prøvede forskellige A ved ret lidt skiftende og også forsøgt at variere input frekvens.Jeg fandt ud af, at ved at rette lidt flytte en gang, en mere frekvenser (mere eller mindre centreret om fri kører hyppigheden af PLL) var i stand til at være frekvens-låst ...

Dette Alle digitale FM-modtager, er baseret på frekvens-aflåsningsmekanismer af PLL ret?så båndbredde af indgangssignalet er en eller anden måde er afhængig af A?sorry im kinda nye til PLL's ^ _ ^Lagt efter 2 timer 37 minutter:Jeg har en smartere spørgsmål ..Hvordan kan man bestemme lås og opsamling vifte af alle digitale PLL?

tak

 
Ok godt!Forhåbentlig dine signaler ligne bølgeformer vist på denne webside.

Jeg er ikke sikker på jeg forstår dit input båndbredde spørgsmål.Måske du mente låse rækkevidde eller fange rækkevidde?Uanset hvad, jeg er for rusten til at give et godt svar!

Jeg gennemførte de fleste af det i Verilog, men udeladt output Lavpasfilter.Input signal generator ikke vist her.Det kører i ModelSim.(Pas på, de fleste syntese værktøjer understøtter ikke den matematiske funktioner, jeg brugte til at initialisere rom'en.)

Kode:

/ / Http://www.ie.u-ryukyu.ac.jp/ ~ wada/design05/spec_e.html

modul top (CLK, Fmin);

input CLK;

input undertegnede [7:0] Fmin;

reg underskrevet [7:0] ireg = 0;

reg underskrevet [11:0] d = 0;

reg [17:0] NCO = 0;

wire undertegnede [7:0] ref;

reg underskrevet [7:0] ra [0:1023];heltal n;

indledende begynde

for (n = 0; n <1024; n = n 1)

ROM [n] = $ sal (127,499 * $ sin (2 * 3,1415926535 / 1024 * n) 0,5);

endetildele ref = rom [NCO [17:8]];altid @ (posedge clk) begynder

ireg <= Fmin;

d <= ireg * ref / 128 d * 15 / 16;

NCO <= d * 2 (1 <<18) / 16 $ underskrevet (NCO);

ende

endmodule
 
Jeg var i stand til at simulere det i Verilogger og jeg ønsker at foretage tilpasninger til at sænke ned midterfrekvens (jeg nødt til at bruge 50 MHz uret), og den bredest lås række mulige.Im forsøger at bruge 65.536 x 8bit rom i stedet for 256 x 8bit rom for NCO ..Så jeg er nødt til at ændre, hvordan produktionen af loop filter påvirke NCO akkumulatoren ...nogen idé om, hvordan du ændrer loop filter?men jeg tænker også bare forladt smule flytte produktionen ...

btw, jeg netop sendt et andet emne på låsen og fange række af de DPLL.
Dette er slukket emnet: Hvordan kontrollerer for emner / indlæg?kan du gå til seneste indlæg (kan lide, hvad jeg plejer), eller vil du gå til trådene generelle emne som netværk, digital kommunikation eller en her-PLD, SPLD, GAL, CPLD, FPGA design

 
Jeg formoder, du ønsker at fastholde den oprindelige 1 MHz indgangssignal frekvens.

Måske kan du bare dividere 50 MHz ur med 3 for at få omkring 16,67 MHz.Det er tæt nok på den gamle 16 MHz, så du ikke behøver at ændre filtre.Du vil kun nødvendigt at reducere NCO offset værdien 0,0625 til 0,0600.

Hvis du ønsker at redesigne alting for 50 MHz ur, det første skridt ville være at ændre den NCO offset værdien 0,0625 til 0,02.Løkken vil nu låse, men forbigående reaktion vil være anderledes.

Næste, for at holde nogenlunde samme låse / capture størrelsesorden som før, kan du bremse Loop filteret ved at ændre 15/16 feedback til 49/50.Dens lavfrekvent gevinst vil nu blive 3.125x større, så du vil sandsynligvis gerne have at dæmpe det et sted.Watch out for overflow, hvis du bruger binære registre.Den NCO input vil også blive 3.125x mere følsomme, så du vil få lyst til at dæmpe den også.Her er en måde at gøre det i min Verilog eksempel.Jeg valgte heltal, der skiller let i binær, men forholdet er ikke ligefrem 3,125:
Kode:

d <= ireg * ref * 5 / 2048 d * 49 / 50;

NCO <= d * 41 / 64 (1 <<18) / 50 $ underskrevet (NCO);
 
faktisk jeg ville gerne have en bærefrekvens måde mindre end 1MHz ...så syg bare nødt til at sænke mit samplingfrekvensen ...

i din verilog kode,

d <= ireg * ref / 128 d * 15 / 16;hvorfor gjorde du dividere det med 128?jeg også gjorde det, men jeg glemte hvorfor ..^_^

-> Never mind, det er bare et spørgsmål om skalering ...

hvis jeg vil ændre 15/16, hvordan vil det ændre afskæringsfrekvens?hvis sige, jeg ønsker at ændre det til 255/256.ved steady state, kan det forstærke signalet med 256 rigtige?men det vil også mindske omfanget af lave frekvenser, at det kan forstærke.Har jeg ret?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top