Hjælp til at finde LVS fejl uden netlist match

I

Irfansw07

Guest
Jeg gør følgende Layout CLK (pin )----- (Input pin) INVERTER (Output pin) ---- Input pin) INVERTER (Output pin) ----- Input pin) INVERTER (Output pin) - ----- Input pin) INVERTER (Output pin) Inverter er i kæde med forskellige navn input og output pin navn, og der er samme kabel med CLK pin og 1. inverter input pin ..... Når jeg gør LVS, end det viser, at netlist ikke passer .... Kan nogen fortælle mig, hvorfor er den fejl og foreslå mig wat til at gøre .... Tak på forhånd
 
Kan du sætte flere oplysninger om dit spørgsmål ... måske et screenshot af lvs fejl osv. .. så folk her kan henvise dig til den rigtige retning. Skål
 
Jeg har kæde af 4 inverter, hvor 1:a Inverter er blevet fodret med CLK og end følger frekvensomformerens udgang til næste inverter input og det går for de resterende inverter ...... Når jeg laver layout end CLK pin og 1. Inverter input pin er på samme ledning .... Samme gælder for de resterende INvereter have samme som input og output pin på samme ledning ... jeg forbinder på denne måde, som pr Skematisk diagram ...... Jeg håber, at jeg amde u undersatnd ... Jeg er også knyttet til LVS fejlskærmen ..... Hvis der stadig krævede oplysninger jeg kan give det ......
 
Hej Irfansw07, jeg forstår dit layout forbindelse. Hvilken slags kontrol værktøj bruger du? (Calibre eller Assura). Har du sætte den korrekte pin lag for hvert ben fx CLK (ben)? Er LVS anerkendt alle dine ben i dit layout? Stadig un-klar igen din LVS resultat ... bedes du give mere info, og vil finde ud af det. Skål!
 
HI Jeg bruger den Assura teknologi 3.1.4 og Hit Kit versio på 3,70 .... Jeg tror, at alle stiften isdentification er ok, men wat jeg tror er problemet er, at i samme sti er der 2 forskellige pin rådighed ..... For eksempel i 1. omformeren tilfælde i input sti, jeg har CLK pin og input ben Inverter .... Så jeg tror måske være på grund af det der er fejl .... Det samme gælder for andre tilslutning også .... Wat ske er, at når jeg sætter stiften i alle inveretr end der er DRC fejl, og når jeg tager ud pin navnet på alle inverter, end der er ingen DRC fejl, men der er LVS fejl ... Jeg er knyttet skematisk af hele blokken for det gør jeg så Layout ... Jeg håber, at u vil få nogle ide fra det ... Tak på forhånd igen
 
Jeg Irfansw07, som kunne være årsag til dit LVS problem. Du er nødt til at sikre, at der ikke er nogen konflikt garn i din skematisk og også i dit layout. Fra den skematiske CLK og IN1 pin, skal du sørge for, at der kun er 1 pin fx hvis du vælger 1 pin (CLK) eller (IN1) som pin. Samme igennem med de andre net navne OUT1 og IN2. Er du arbejder i hierarkiske tilstand for frekvensomformeren? Se venligst vedlægge. Skål
 
Tak for det ... Yeah det ske at arbejde ud .... Men kan u give mig nogle flere oplysninger om andre nye fejl, som jeg fik det ... I LVS fejl jeg fik ny fejl som 1) Enhed ikke krydser kamp 2) I Skematisk del fejl viser ligesom det har nogle række forbindelse, mens i layoutvisning nogle antallet af tilslutning .... Jeg vedhæfter fuld skærm fejl FIGUR ..... Tak på forhånd
 
Kan du sende den skematiske netlist og layout netlist. På den måde kan jeg hjælpe dig mere. Skål
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top