Hjælp til verilog kode!

[yann_sun]

Hej, alle Hvorfor kommandoerne i "begynder altid ende" gennemført på tidspunktet nul? Følgende er de korte koder.

 ... første begynder en

 

[ciciw]

A er ikke et kloksignal, så det er plan udløses ikke kanttriggede.

 

[poluekt]

Ikke-blokerende opgave A

 

[yann_sun]

Ved hjælp af A = 0 stadig ikke løst problemet. Der er ingen uoverensstemmelse. Enhver antydning?

 

[dave_59]

Hvis du bruger en simulator, der understøtter SystemVerilog, hvis du skriver din kode, som reg A = 0; initialisering af en er garanteret til at udføre, før nogen altid eller indledende blok udføre. Alternativt kan du lave den første opgave at A = 1, men så ville du have det problem, for @ (posedge A), hvis der er nogen.

 

[tariq786]

Dave Velkommen til EDABOARD! Kan du svare på min post på http://www.edaboard.com/thread234194.html~~HEAD=NNS Tak

 

[dave_59]

Beklager, det eneste, jeg kan give ud for gratis er råd: |

 

[tariq786]

Thanks Dave. Hvor der er en vilje, er der en vej.

 

[yann_sun]

som hjælper

 

[maizic]

fordi verilog noget signal standard er X, intial begynder A = 0 ende vil bringe Et hop fra X til 0, er det betyde en negedge tigger

 

[jeet_asic]

Det betyder, at "REG" bliver udført, før en anden kode / blok, uanset prioriteter. men hvorfor "REG" bliver henrettet første [quote = dave_59; 999841]? Hvis du bruger en simulator, der understøtter SystemVerilog, hvis du skriver din kode, som reg A = 0; initialisering af en er garanteret til at udføre, før nogen altid eller initial blokere udføre. Alternativt kan du lave den første opgave at A = 1, men så ville du have det problem, for @ (posedge A), hvis der er nogen. [/QUOTE]